The present invention discloses a new method for layout design of analog-to-digital converter of high and low coupling capacitance and capacitor unit, which comprises the following steps: S1, on the map to design a coupling capacitor shape (C1) as a reference capacitor; S2, the virtual reference capacitance step S1 uniform cut multiple virtual blocks, each virtual block for block capacitor (C3); S3, by way of symmetry or dispersion, standard capacitor edges, cut off the coupling capacitance in step S2 (C1) molecular value minus the number of block capacitor ratio denominator value of (C3), a single capacitor (C2). The layout design method of the present invention analog-to-digital converter of high and low coupling capacitance and capacitor unit, for successive approximation analog-to-digital converter, the utility model has the advantages of simple design, convenient layout, small occupied area of the chip layout.
【技术实现步骤摘要】
本专利技术涉及集成电路布图设计领域，具体的讲是涉及一种逐次逼近型模数转换器 高低位耦合电容和单位电容的版图设计方法。
技术介绍
逐次逼近型模数转换器的高低位是通过耦合电容连接的。对于一个N位的逐次逼 近型模数转换器，假设它的高位电容为M位，低位电容为L位。也即N = M+L，则中间的耦合 电容值为C，其中C为单位电容值，即耦合电容总是大于单位电容。例如10位 逐次逼近型模数转换器，高5位和低5位之间是通过电容耦合连接的。10位逐次逼近型模 数转换器高低位的耦合电容ClO为32/31的单位电容C20。其耦合电容ClO的值是单位电 容C20的分数值，并非整数。耦合电容ClO和单位电容C20的版图实现方法有两种如图1 所示，第一种，是以单位电容C20为基准，之后在单位电容C20的周边再画一个小的边电容 C30，之后采用修调工艺对边电容C30进行修正，以达到耦合电容ClO的分数值。此种版图 设计方法的缺点是实现步骤复杂，而且耦合电容ClO为不规格体，使耦合电容ClO在电容 阵列版图中难于布局。如图2所示，第二种，是采用多个电容C40串并联组成；此种耦合电 容制造方法的缺...
【技术保护点】
一种模数转换器高低位耦合电容和单位电容的版图设计方法，其特征在于：包括以下步骤：Ｓ１、在版图上先设计出一定形状的耦合电容（Ｃ１）作为基准电容；Ｓ２、将步骤Ｓ１的基准电容均匀的虚拟分割为多个虚拟分割块，每个虚拟分割块为块电容（Ｃ３）；Ｓ３、采用对称或者分散的方式，在步骤Ｓ２中基准电容的边角、切割掉耦合电容（Ｃ１）分子值减去分母值的数量的倍数的块电容（Ｃ３），得到单位电容（Ｃ２）。
【技术特征摘要】
【专利技术属性】
技术研发人员：陈杉，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31
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