一种低密度奇偶校验码（ＬＤＰＣ）的存储器使用方法、ＬＤＰＣ解码方法及其装置，适用于无线接收器中的解码过程。ＬＤＰＣ的存储器使用方法包括以下步骤。首先，决定解码过程中要在相同时间阶段进行的变量节点流程（ＶＮＰ）或校验节点流程（ＣＮＰ）。接着，将在相同时间阶段进行的ＶＮＰ或ＣＮＰ分配在不同的ＶＮＰ群组或ＣＮＰ群组中。再者，根据预期数据吞吐量选择存储器单元的折叠因子。然后，根据折叠因子与所分配的ＶＮＰ群组或ＣＮＰ群组，将存储器单元串联成多个并行处理存储器模块。
LDPC memory using method, LDPC decoding method and device thereof
A low density parity check code (LDPC) memory method, a LDPC decoding method, and a device thereof are suitable for decoding in a wireless receiver. The memory usage of LDPC consists of the following steps. First, determine the variable node flow (VNP) or the verification node flow (CNP) that is to be performed at the same time stage during the decoding process. Next, the VNP or CNP assigned at the same time stage is assigned to different VNP groups or CNP groups. Furthermore, the folding factor of the memory cell is selected according to the expected data throughput. Then, according to the folding factor and the allocated VNP group or the CNP group, the memory units are connected in series into a plurality of parallel processing memory modules.
【技术实现步骤摘要】
本专利技术涉及低密度奇偶校验码(Low Density Parity Check Code，又称为LDPC) 的存储器使用方法，特别是涉及一种在LDPC的存储器使用方法、LDPC解码方法及其装置。
技术介绍
目前低密度奇偶校验码(Low Density Parity Check Code，以下简称为LDPC) 逐渐被广泛应用在无线通信技术中，且LDPC的表现比目前被广泛应用的特博码(Turbo code)还好。例如，在欧洲电信标准协会(European Telecommunications Standards hstitute，简称为ETSI)所制定的第二代数字视频广播系统(Digital VideoBroadcasting Second Generation，简称为DVB-S》标准中，即大量采用LDPC在信道编码上面。虽然LDPC在信道编码上有相对较好的信道错误检查与校验能力，但LDPC的解码流程是采用软判决(soft-decision)的方式进行，一般来说需要重复性的循环运算来取得解码结果。另外，LDPC的解码流程需要较大尺寸的奇偶校验矩阵(Parity check matrix) 来协助解码运算，进而需要较大容量的存储器模块来实现其解码流程。所以在LDPC的解码装置的集成电路上面，通常存储器占用大部分的芯片空间。传统的LDPC的解码方法或解码装置可以参考美国早期公开案2008/0104474A1的
技术实现思路
，其中有提到类似使用变量节点流程(Variable node process，简称为VNP)以及校验节点流程(Checknode process，简称为CNP)的运算方式来完成解码流程。而VNP流程与CNP流程之间是采用一种双向性图形(bipartite graph，又称为Tanner graph)来连结 VNP流程与CNP流程与对应的暂存存储器单元。图IA为一种奇偶校验矩阵110的示意图，而图IB为奇偶校验矩阵110中变量节点(Variable nodes)与校验节点(Check nodes)之间关系的示意图。如图IA所示，奇偶校验矩阵110的7行各自对应到变量节点x1,x2,x3>x4>x5>x6>x7 ；而奇偶校验矩阵110的3 列各自对应到校验节点ci、c2、c3。LDPC的解码流程将LDPC相关的机率信息(probability information)与奇偶校验矩阵110进行矩阵乘法运算来求得解码结果。实际上，LDPC解码装置是将机率信息暂存到对应至奇偶校验矩阵110中为“1”的位置的存储器单元内，再由变量节点以及校验节点轮流对这些机率信息进行运算。图IB所示，奇偶校验矩阵110中变量节点与校验节点之间有连线时，才会由变量节点与校验节点轮流进行运算。图IB所示具有相对应关系的变量节点与校验节点(彼此在图IB中有连线关系)各自运算完成后，皆会将各自的运算结果暂存入至相同的存储器单元或存储器位置中。变量节点与校验节点轮流运算一次才算是完成一个运算循环 (computation cycle)。若对应至奇偶校验矩阵110的变量节点与校验节点之间没有对应关系时，则不需要进行任何运算。当运算循环越多次数时，所取得的LDPC解码结果也会越趋近正确结果。图IC是一种LDPC解码装置的存储器架构130。此存储器架构130为使用部分并行(partially parallel)处理架构的存储器架构。在图IC中，存储器单元132、134、136、138都是相同的存储器单元，而存储器架构130对应于LDPC的奇偶校验矩阵(Paritycheck matrix)，且存储器架构130具有至少(m+1) X (n+1)个存储器单元。每一个存储器单元与其他存储器单元的连结，或是与VNP流程或CNP流程的连结还包括至少时钟脉冲端口 Clock、 数据端口 Data、定址端口 Addr、写入使能端口 feen以及数据输出端口 Q。因此，在LDPC的解码流程中，尤其利用大尺寸的奇偶校验矩阵来协助解码流程的状况下，部分并行处理的存储器架构130显然会有走线拥挤(routing congestion)问题。例如DVB-S2标准要求必须有64，800区块尺寸来进行解码流程。若每一信息是采用6个位来代表，则64，800个区块总共会有大约1. 7百万个位需要暂存在存储器模块中。虽然存储器架构130可以将对应到奇偶校验矩阵的存储器模块分成较小尺寸的存储器单元来进行运算，但存储器单元的数量变得庞大时(例如，数万个存储器单元)，相邻近的存储器单元之间的空间会变小。即使利用拉大存储器单元之间的来解决走线拥挤问题，走线复杂度仍相当高(因为牵扯到存储器单元、VNP处理单元与CNP处理单元之间的连结关系)，且所导致的存储器面积会相当大。另一种传统的LDPC解码方法或解码装置是将对应到相同VNP流程或CNP流程的存储器单元串联在不同群组中。在进行LDPC解码运算时，对每一群组采用串行读取/写入存储器单元中信息的方式来进行运算。不过，这种搭配VNP流程或CNP流程之串行读取 /写入的解码器架构或解码方法，仅解决走线拥挤或走线复杂度的问题，所提供的解码运算速度过慢，进而减少整体数据吞吐量(Data throughput)。
技术实现思路
本专利技术的示范实施例提供一种低密度奇偶校验码(LDPC)的存储器运用方法、一种低密度奇偶校验码解码方法及其装置。本专利技术的示范实施例提供一种低密度奇偶校验码(LDPC)的存储器使用方法，适用于无线接收器中的解码过程。低密度奇偶校验码的存储器使用方法包括以下步骤。首先， 决定解码过程中要在相同时间阶段进行的变量节点流程(VNP)或校验节点流程(CNP)。接着，将在相同时间阶段进行的变量节点流程或校验节点流程分配在不同的变量节点流程群组或校验节点流程群组中。再者，根据预期数据吞吐量选择存储器单元的折叠因子。然后， 根据折叠因子与所分配的变量节点流程群组或校验节点流程群组，将多个存储器单元串联成多个并行处理存储器模块。本专利技术的示范实施例提供一种低密度奇偶校验码解码方法，适用于无线接收装置的解码过程。低密度奇偶校验码解码方法包括以下步骤。首先，对第一存储器模块中与第二存储器模块中的机率信息进行一个变量节点流程或一个校验节点流程。然后，判断第一存储器模块中与第二存储器模块中的机率信息是否满足一个解码终止条件。此外，将第一存储器模块的机率信息经过一个硬判决转换为一个低密度奇偶校验码输出数据，并通过第二存储器模块进行一个重新排序。本专利技术的示范实施例提供一种低密度奇偶校验码解码装置，适用于无线接收装置的解码过程。低密度奇偶校验码解码装置包括变量节点处理模块、校验节点处理模块、运算终止判断模块与双向限幅器。变量节点处理模块，用以对第一存储器模块中与第二存储器模块中的机率信息进行一个变量节点流程。校验节点处理模块，用以对第一存储器模块中与第二存储器模块中的机率信息进行一个校验节点流程。运算终止判断模块，用以判断第一存储器模块中与第二存储器模块中的机率信息是否满足一个解码终止条件。双向限幅器，用以将第一存储器模块的机率信息，经过一个硬判决转换为一个低密度奇偶校验码输出数据，并通过第二存储器模块进行重新排序。 下文本文档来自技高网...
【技术保护点】
１．一种低密度奇偶校验码的存储器使用方法，适用于无线接收装置的解码过程，包括：决定该解码过程中要在一相同时间阶段一起进行的一或多个变量节点流程或一或多个校验节点流程；将在该相同时间阶段进行的该变量节点流程或该校验节点流程分配在不同的一变量节点流程群组或一校验节点流程群组中；根据一预期数据吞吐量选择所述存储器单元的一折叠因子；以及根据该折叠因子与所分配的该变量节点流程群组或该校验节点流程群组，将所述存储器单元串联成多个并行处理存储器模块。
【技术特征摘要】
【专利技术属性】
技术研发人员：陈牧忠，巫秋田，
申请(专利权)人：凌阳科技股份有限公司，
类型：发明
国别省市：71[]
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