本发明专利技术提供半导体装置，其包括减小了占有面积的增加、具有充分的ESD保护功能的ESD保护用N型MOS晶体管，ESD保护用N型MOS晶体管具有这样的漏区：该漏区经由漏极延伸设置区与漏极接触区电连接，该漏极延伸设置区由与漏区同一导电型的杂质扩散区形成，并且沿着沟槽分离区的侧面和下表面设置，该漏极接触区由与漏区同一导电型的杂质扩散区形成。
【技术实现步骤摘要】
本专利技术涉及具有形成在外部连接端子与内部电路区域之间的ESD保护元件的半 导体装置，该ESD保护元件用于保护形成在所述内部电路区域中的内部元件免受ESD破坏。
技术介绍
在具有MOS型晶体管的半导体装置中，作为用于防止来自外部连接用焊盘(PAD) 的静电对内部电路造成破坏的ESD保护元件，已知有所谓的截止晶体管(offtransistor)， 截止晶体管是将N型MOS晶体管的栅极电位固定为地(Vss)而设置为截止状态。为了防止内部电路元件的ESD破坏，重要之处在于将比例尽量大的静电脉冲引 入到截止晶体管中而不使其传播到内部电路元件，或者，在使速度快且电压大的静电脉冲 变化为速度慢且电压小的信号后进行传播。另外，截止晶体管与构成其他逻辑电路等内部电路的MOS型晶体管不同，需要流 过由临时引入的大量静电产生的电流，因此，截止晶体管大多被设定为几百微米级的较大 的晶体管宽度(W宽度)。因此，截止晶体管的占有面积大，特别对于较小的IC芯片而言，存在成为IC整体 的成本上升原因的问题。另外，截止晶体管大多采用将多个漏区、源区、栅极组合为梳形的方式，但由于采 用了组合多个晶体管的构造，因而难以使ESD保护用N型MOS晶体管整体进行均勻的动作， 例如在距外部连接端子距离近的部分处会产生电流集中，从而无法充分发挥原本的ESD保 护功能，造成破坏。作为其改善对策，为了在截止晶体管整体中均勻地流过电流，特别是增大漏区上 的接触孔与栅极之间的距离十分有效。另外，还提出过进行了如下研究的例子与距外部连接端子的距离相对应地，距外 部连接端子的距离越远，使晶体管的动作越快(例如，参照专利文献1)。专利文献1日本特开平7-45829号公报但是，当希望减小截止晶体管的占有面积而减小W宽度时，无法充分发挥保护功 能。另外，在改善例中，是通过调整漏区的从接触点到栅极的距离，来局部地调整晶体管动 作速度，但是，随着漏区宽度的缩小，无法确保从接触点到栅极的期望距离，另一方面，为了 充分发挥保护功能，需要延长从接触点到栅极的距离，存在截止晶体管所占的面积变大的 问题。
技术实现思路
为了解决上述问题，本专利技术以如下方式来构成半导体装置。该半导体装置在内部电路区域中至少具有作为内部元件的N型MOS晶体管，在外 部连接端子与所述内部电路区域之间具有ESD保护用N型MOS晶体管，且具有沟槽分离区， 所述ESD保护用N型MOS晶体管用于保护作为所述内部元件的N型MOS晶体管及其他内部元件免受ESD破坏，其中，所述ESD保护用N型MOS晶体管的漏区经由漏极延伸设置区与漏 极接触区电连接，所述漏极延伸设置区由与所述漏区同一导电型的杂质扩散区形成，并且 沿着所述沟槽分离区的侧面和下表面设置，所述漏极接触区由与所述漏区同一导电型的杂 质扩散区形成。另外，构成了如下半导体装置所述ESD保护用N型MOS晶体管的漏区经由漏极延 伸设置区与漏极接触区电连接，所述漏极延伸设置区由与所述漏区同一导电型的杂质扩散 区形成，并且沿着多个所述沟槽分离区的侧面和下表面设置，所述漏极接触区由与所述漏 区同一导电型的杂质扩散区形成。另外，构成了如下半导体装置所述ESD保护用N型MOS晶体管的漏区经由漏极延 伸设置区与漏极接触区电连接，所述漏极延伸设置区由与所述漏区同一导电型的杂质扩散 区形成，并且沿着所述沟槽分离区的侧面和下表面设置，所述漏极接触区由与所述漏区同 一导电型的杂质扩散区形成，所述ESD保护用N型MOS晶体管的源区经由源极延伸设置区 与源极接触区电连接，所述源极延伸设置区由与所述源区同一导电型的杂质扩散区形成， 并且沿着所述沟槽分离区的侧面和下表面设置，所述源极接触区由与所述源区同一导电型 的杂质扩散区形成。另外，所述漏极延伸设置区的方块电阻值与所述漏区的方块电阻值相同。利用以上手段，能够最大程度地抑制占有面积的增加，并且确保从ESD保护用N型 MOS晶体管的漏区或源区的接触点到栅极电极的距离，能够防止ESD保护用N型MOS晶体管 的局部性电流集中，得到包括具有充分的ESD保护功能的ESD保护用N型MOS晶体管的半 导体装置。附图说明图1是示出本专利技术的半导体装置的ESD保护用N型MOS晶体管的第1实施例的示 意性剖视图。图2是示出本专利技术的半导体装置的ESD保护用N型MOS晶体管的第2实施例的示 意性剖视图。标号说明IOlP型的硅衬底201 源区202 漏区203漏极延伸设置区204漏极接触区301元件分离区401栅氧化膜402 栅极60IESD保护用N型MOS晶体管701接触孔具体实施例方式实施例1图1是示出本专利技术的半导体装置的ESD保护用N型MOS晶体管的第1实施例的示意性剖视图。在作为第1导电型半导体衬底的P型硅衬底101上，形成有由一对N型高浓 度杂质区构成的源区201和漏区202，在与其他元件之间形成有基于浅沟槽隔离(Shallow Trench Isolation)的第一沟槽分离区301，用于进行绝缘分离，在漏区202与漏极接触区 204之间设有第二沟槽分离区302。在源区201与漏区202之间的P型硅衬底101的沟道区的上部，隔着由硅氧化膜 等构成的栅绝缘膜401形成有由多晶硅膜等构成的栅极402。这里，漏区202与漏极延伸设 置区203连接，该漏极延伸设置区203由与漏区202同一导电型的杂质扩散区形成，并且沿 着第二沟槽分离区302的侧面以及底面而设置。此外，漏极延伸设置区203与漏极接触区 204连接，该漏极接触区204位于与漏区202隔着第二沟槽分离区302的位置，并且由与漏 区202同一导电型的杂质扩散区形成，在漏极接触区204上形成有填入了金属配线的接触 孔701。由这些构造形成了本专利技术的ESD保护用的N型MOS晶体管601。通过采用这样的构造，与以往那样平面地配置漏区的情况相比，能够在较小的占 有面积下延长从漏区202的栅极402端到接触孔701的距离，能够抑制电流的局部集中，从 而获得在整个晶体管宽度范围内均勻地工作的ESD保护用N型MOS晶体管。由此，能够缩 小保护晶体管占整个IC芯片的面积，能够实现成本降低。实施例2图2是示出本专利技术的半导体装置的ESD保护用N型MOS晶体管的第2实施例的示 意性剖视图。与图1所示的第1实施例的不同之处在于，漏极延伸设置区203经过2个沟槽分 离区302将漏区202与漏极接触区204连接起来。在需要进一步延长从漏区202的栅极402端到接触孔701的距离的情况下，利用 这样地经过多个第二沟槽分离区302的侧面以及底面的漏极延伸设置区203将漏区202与 漏极接触区204连接起来效果显著。在图2所示的实施例2中示出了采用了 2个沟槽分离 区302的例子，但可根据期望的特性，采用多个沟槽分离区302减小并抑制占有面积的增 大，并且进一步延长从漏区202的栅极402端到接触孔701的距离。在实施例1以及实施例2中示出了如下这样的例子仅在ESD保护用N型MOS晶 体管601的漏区202侧设置漏极延伸设置区203，由此来进一步延长从漏区202的栅极402 端到接触孔701的距离，不过，虽未作图示，但也可根据需要，不仅在漏区202侧，而且在源 区201侧也与漏区202侧同样地沿着第三沟槽分离区的侧面及底面形成了本文档来自技高网...
【技术保护点】
１．一种半导体装置，其具有ＥＳＤ保护用Ｎ型ＭＯＳ晶体管，并具有沟槽分离区，所述ＥＳＤ保护用Ｎ型ＭＯＳ晶体管的漏区经由漏极延伸设置区与漏极接触区电连接，所述漏极延伸设置区沿着所述沟槽分离区的侧面和下表面设置，且由与所述漏区同一导电型的杂质扩散区形成，所述漏极接触区由与所述漏区同一导电型的杂质扩散区形成。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：鹰巢博昭，
申请(专利权)人：精工电子有限公司，
类型：发明
国别省市：JP
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