用于对待测设备进行测试的测试器、方法和计算机程序技术

一种用于对待测设备进行测试的测试器包括第一通道单元和第二通道单元。第一通道单元包括用于来自待测设备的信号的相应第一管脚连接，适用于至少部分地对从第一管脚连接获得的数据进行处理的相应第一测试处理器，以及与第一测试处理器耦合并且适用于存储由第一测试处理器提供的数据的相应第一存储器。第一通道单元适用于将从第一管脚连接获得的数据的至少一部分作为传送数据传送到第二通道单元。第二通道单元包括适用于至少部分地对来自第一通道单元的传送数据进行处理的相应第二测试处理器。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般地涉及用于对待测设备(device under test)进行测试的测 试器，用于对待测设备进行测试的方法和计算机程序。具体地，本专利技术涉 及实现用于n比特捕捉测试的本地并且并行的处理的概念。
技术介绍
.在测试领域中(例如，当测试芯片或所承载的印刷电路板时)，利用 多个独立通道来捕捉不同测试管脚(pin)(例如，芯片的管脚或测试点， 或者所承载的印刷电路板的节点)的信号。例如，具有多个测试管脚(输 入管脚、输出管脚、输入/输出管脚、测试点或电路节点)的待测设备被连 接到多个测试通道。每个测试通道接收一个测试管脚的信息。此外，每个 通道通常对由相应通道所捕捉到的数据执行处理。以下，将参考图10来描述传统的测试系统。出于此目的，图10示出 测试系统的示意性框图。用IOOO来整体地指代图IO的测试系统。领ij试系 统1000包括待测设备1010，以及例如n+1个数字通道1020—0到 1020—n。待测设备还包括n+1个端子或测试管脚1030—0到1030—n。每个 测试通道1020—0到1020_n包括数字前端1040—0到1040一n、测试处理器 1044一0到1044—n以及存储器1048—0到1048—n。以下，将描述用于第0比 特(bitQ)的数字通道1020—0的结构。数字前端1040—0的连接与待测设备1010的测试管脚1030—O耦合用于 bito。此外，数字前端1040—O与测试处理器1044—0耦合。例如，测试处理 器1044—0可以经由数字前端1040—0将信号1046—0输出到测试管脚 1030—0。此外，测试处理器1044—O可以适用于经由数字前端1040一0从测 试管脚1030—0接收信号。这样，数字前端1040—0构成测试处理器1044—0 和待测设备的测试管脚1030 0之间的接口。此外，测试处理器1044—O耦合到相应的存储器1048—0。这样，数字通道1020—0例如适用于接收在用于bito的测试管脚 1030—0处呈现的数字(或模拟)模式，并且适用于将在测试管脚1030—0 处呈现的模式存储在存储器1048—0中。类似地，第n个数字通道1020—n 可以适用于接收在待测设备的第n个测试管脚1030一n处呈现的模拟或数 字模式，并且适用于将相应的模式存储在存储器1048—n中。然而，应注 意，待测设备1010的并行DUT输出数据按照管脚被捕捉。换言之，每个 数字通道1020—0到1020—n包括(或包含)单个比特的数据。换言之，数 字通道1020—0到1020一n的每个仅有权使用待测设备1010的一个测试管脚 1030—0到1030_n。因此，对待测设备1010的输出数据进行并行捕捉导致 数字通道1020—0到1020—n的存储器1048—0到1048一n中的分发的数据的 模式。一般地，可以说对待测设备的输出数据进行并行捕捉导致自动测试设 备(ATE)系统中的分发的数据。此外，应注意，在许多测试(例如，模数转换器测试、并行协议测 试)中，为了计算测试结果，完整的数据是必需的。然而，在传统的测试 系统中，数据在多个通道之间被分发，并且每个通道的测试处理器无权使 用其他通道的存储器。因此，单个测试处理器不能够对结果进行计算。为了实现最佳的测试成本，自动测试设备(ATE)系统应当尽可能快 地对待测设备进行测试。通过使用传统的概念，具有分发的数据导致增大 的测试时间。按照惯例，分发的数据从测试系统被上传到工作站，在工作 站处它们被组合并处理。在此应注意，开始上传通常带来等待时间，其中 该等待时间通常发生在每个通道。在多点测试(multi-site testing)(例 如，当同时测试若干个待测设备时)的情况下，由于工作站不能够进行并 行处理(至少不能以有效的方式进行并行处理)，所以从所捕捉到的数据 对结果进行计算通常对于每个点是串行的。此外，在若干种算法必须被应用于所捕捉到的数据的情况下，由于工 作站通常是不能进行并行处理的，所以工作站中的计算通常是串行执行 的。此外，在所捕捉到的数据必须被应用为不同测试的刺激物(stimulus)的情况下，经组合的数据必须被再次下载到测试系统。
技术实现思路
考虑到传统测试的上述缺点，本专利技术的目的之一在于产生用于执行复 杂测试的资源高效型概念。该目的通过如权利要求1所述的测试器、如权利要求23所述的对待 测设备进行测试的方法以及如权利要求24所述的计算机程序来实现。本专利技术创造了用于对待测设备进行测试的测试器。该测试器包括第一通道单元(channel unit)和第二通道单元。第一通道单元包括用于来自待 测设备的信号的相应第一管脚连接，适用于至少部分地对从第一管脚连接 获得的数据进行处理的相应第一测试处理器，以及与第一测试处理器耦合 并且适用于存储由测试处理器提供的数据的相应第一存储器。第一通道单 元适用于将从第一管脚连接获得的(或捕捉到的)数据的至少一部分作为 传送数据传送到第二通道单元。第二通道单元包括适用于至少部分地对来 自第一通道单元的传送数据进行处理的相应第二测试处理器。本专利技术的关键思想之一是可以通过将由第一通道单元捕捉到的数据分 发给第二通道单元，使得第二通道单元的测试处理器有权使用由第一通道 单元捕捉到的数据，从而来实现对待测设备的高效测试。这样，该专利技术概 念使得其他的通道单元(例如第二通道单元以及更多的通道单元)能够利 用由第一通道单元捕捉到的数据。这样，不能直接访问一特定测试管脚的 通道单元能够经由另一测试单元访问在该特定测试管脚处呈现的数据。因此，特定通道单元的测试处理器(例如第二通道单元的测试处理 器)能够有权使用在待测设备的多个测试管脚处呈现的数据信号。因此， 特定通道单元的测试处理器能够执行复杂测试算法，即使测试算法需要关 于多个测试管脚处的数据的信息作为输入数据。因此，即使通道单元仅能 够直接访问一个测试管脚，或者甚至于根本不能访问任何测试管脚，在该 通道单元内执行复杂测试算法也是可能的。因此，该专利技术概念使得能够在多个单通道的通道单元的测试处理器中 对多个复杂测试算法(例如，需要多个测试管脚处的数据作为输入数据的12算法)进行并行评估。因此，可以对通道单元的测试处理器的计算力进行 最优使用。在专用工作站中执行复杂计算的需求(这需要将所有的捕捉数 据都下载到工作站)可以被避免。这样，与在执行复杂计算之前将捕捉数 据下载到工作站的测试概念相比，该专利技术概念能够实现测试速度的大幅提 高。这样，通过应用该专利技术概念，测试时间和测试成本能够大幅降低。本专利技术的优选实施例由从属权利要求来限定。此外，本专利技术创造了如 权利要求23所述的用于对待测设备进行测试的方法以及如权利要求24所 述的计算机程序。附图说明随后将通过参考附图来描述本专利技术的优选实施例，其中图1示出根据本专利技术实施例的专利技术测试器的示意性框图2示出根据本专利技术实施例的专利技术测试器的示意性框图3示出根据本专利技术实施例的专利技术测试器的示意性框图4示出根据本专利技术实施例的专利技术测试器的示意性框图5示出根据本专利技术实施例的专利技术测试器中的定时的图形表示；图6示出根据本专利技术实施例的用于在不同通道单元之间交换所捕捉到的数据的专利技术程序的程序清单；图7示出根据本专利技术实施例的用于通过专利技术测本文档来自技高网...

【技术保护点】
一种用于对待测设备进行测试的测试器（１００；２００；３００；４００），所述测试器包括：　第一通道单元（１１０；２１０；３１０；４１０１１），所述第一通道单元包括用于来自待测设备（４１０１）的信号（３４６）的相应第一管脚连接（１３２；２ １６；３１６），适用于至少部分地对从所述第一管脚连接获得的数据进行处理的相应第一测试处理器（１１２；２１２），以及与所述第一测试处理器耦合并且适用于存储由所述测试处理器提供的数据的相应第一存储器（１１４；２１４）；以及　第二通道单元（ １２０；２２０；３２０；４２０１２）；　其中，所述第一通道单元适用于将从所述第一管脚连接获得的数据的至少一部分作为传送数据传送到所述第二通道单元，并且　其中，所述第二通道单元包括适用于至少部分地对来自所述第一通道单元的传送数据进 行处理的相应第二测试处理器（１２２；２２２）。

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：马丁史密茨，
申请(专利权)人：惠瑞捷新加坡私人有限公司，
类型：发明
国别省市：SG[新加坡]