本发明专利技术提供采用多深度压印光刻掩模以及金属镶嵌工艺来形成三维存储器阵列的系统、装置和方法。描述了用于制造三维存储器中的存储器层的压印光刻掩模。该掩模包括：形成具有特征的半透明材料，该特征用于在金属镶嵌工艺中采用的转移材料中做出压印，该掩模具有多个压印深度。至少一个压印深度对应于用于形成存储器线的沟槽，且至少一个深度对应于用于形成通路的孔。还公开了许多其他方面。
【技术实现步骤摘要】
【国外来华专利技术】
本申请涉及半导体制造技术，更具体涉及采用双金属镶嵌工艺和压印光刻形成三 维存储器阵列中的存储器线和通路(Via)。
技术介绍
深通路(例如，单片三维存储器阵列中跨越和/或连接多级存储器元件的通路，也 已知为下面将要描述的Z通路(Zia))的形成通常需要采用相对昂贵的先进蚀刻工具。此 外，形成深通路包含的每个掩模步骤通常需要使用相对昂贵的先进沉浸式光刻(immersion lithography)工具和技术。此外，当特征尺寸达到32nm至15nm时采用沉浸式光刻形成深 通路，将变得更加昂贵，甚至是不可能的。从而，需要的是不要求采用沉浸式光刻并降低制 造采用深通路的深、亚微米三维存储器阵列的制造成本的方法和装置。
技术实现思路
根据本专利技术的方面，提供一种三维存储器阵列中的存储器层的形成方法。此方法 包括形成具有多个深度的模板，其中至少一个深度对应于第一存储器线，且其中至少一个 深度对应于通路；将模板压印到转移材料中；固化转移材料；并采用压印和固化的转移材 料形成存储器层。根据其他方面，本专利技术提供一种三维存储器阵列中的存储器层。此存储器层包含 多个存储器线和通路，多个存储器线和通路通过金属镶嵌工艺采用具有多个深度的压印光 刻模板形成，其中至少一个深度对应于通路，且其中至少一个深度对应于通路；以及工作耦 合于存储器线的多个存储器单元。根据其他方面，本专利技术提供一种用于制造三维储存器中的存储器层的压印光刻掩 模。此掩模包括形成有特征的半透明材料，该特征用于在压印金属镶嵌工艺采用的转移材 料中做出压印，该掩模具有多个压印深度。至少一个压印深度对应于用于形成存储器线的 沟槽，且其中至少一个深度对应于用于形成通路的孔。根据其它方面，本专利技术提供一种三维存储器阵列，其包括叠置形成且通过垂直Z 通路彼此电性耦合的多个水平存储器层，和包含多个存储器线和通路的存储器层，多个存储 器线和通路两者同时采用压印光刻掩模形成，该Z通路由每个存储器层中对准的通路形成。从下面的具体描述、所附权利要求以及附图中，本专利技术的其它特征和方面将变得 更加明显。附图说明图1是根据本专利技术的实施例的简化的示例三维存储器阵列的交错字线和位线的 结构表示的透视图。图2是示例压印光刻模板的透视图，其适于形成根据本专利技术实施例的图1的三维 存储器结构的存储器线。图3是第二示例压印光刻模板的透视图，其适于形成根据本专利技术实施例的三维存 储器结构的存储器线。图4AX至4DX以及4AY至4DY描绘具有各种工艺层的衬底的一序列截面图(分别 从前面(X)和侧面(Y)透视)，该序列表示根据本专利技术实施例的形成存储器线的层和通路的方法。图5A至5D描绘根据本专利技术实施例的连接邻近字线层和在不同的深度的位线(如 果有位线的话)的Z通路的不同的柱的截面图。图6是适于形成根据本专利技术实施例的三维存储器阵列的存储器线的第三示例压 印光刻掩模的透视图。具体实施例方式本专利技术提供一种用于形成三维存储器阵列(例如，具有在单个衬底上的多个层级 和/或形成在不同衬底上并随后接合在一起的多个二维阵列的堆叠层级的单片三维存储 器阵列)的方法和装置，其采用双深度压印光刻掩模(例如，3D模板)以同时形成到邻近 的存储器层级的分别用于存储器线和通路的沟槽和孔。更具体地，每个线和通路都是采用双金属镶嵌工艺而形成的，其中，双金属镶嵌工艺的第一特征可以是字线或位线，且第二特 征可以是从字线或位线引出的通路。在一些实施例中，多深度压印光刻掩模可被用以同时 形成用于存储器线和通路沟槽的沟槽和不同深度的孔，该不同深度的孔到诸如其它位线和 /或字线的不同的深度特征，以及到邻近的存储器层级。在本专利技术的另一方面中以及在一些实施例中，存储器线可被交错，使得形成为在 每条线的一端的延伸部的扩大的接触衬垫区域以交替的方式被设置在三维存储器阵列的 相对侧。换句话说，邻近的线在相对彼此的相对端可具有它们的相关的扩大的衬垫区域。从 而，该交错为扩大的衬垫区域提供附加区域，扩大的衬垫区域被设置以接触从其它存储器 线延伸的通路。通过扩大衬垫区域，与通路对准变得不那么难。在一些实施例中，如上所述字线和位线都可形成有从字线和位线延伸的通路。在 一些实施例中，只有字线可与通路同时形成。在这样的实施例中，用于字线的压印光刻掩模 可具有两个深度第一深度，用于形成字线；以及第二深度，用以形成将达到下一个字线的 全深度通路和达到下一个位线的相对短通路的孔。在这样的实施例中，通路形状可以覆盖 位线边缘。类似地，在一些实施例中，仅位线可与通路同时形成。在一些实施例中，采用的 压印光刻掩模可具有三个深度第一深度，用于形成字线；第二深度，用以形成到达下一个 字线的全深度通路的孔；以及第三深度，用以形成达到下一个位线的相对短通路的孔。在一 些实施例中，采用的压印光刻掩模可具有四个深度第一深度，用于形成字线；第二深度， 用以形成到达下一个字线的全深度通路的孔；第三深度，用于形成到达上部位线层的相对 短深度通路的孔；以及第四深度，用于形成达到较低位线层的中间深度通路的孔。可以采用 具有其他数目的深度的其它压印光刻掩模。在一些实施例中，根据本专利技术的多层级存储器阵列包括形成在几个存储器平面或 存储器层级的每一个上的存储器单元。在多于一层上的存储器单元串可连接到单个层上的 全局位线。为了更方便地连接到存储器阵列的支持电路(support circuitry)，支持电路可 设置在阵列下面的衬底中，这样的全局位线可设置在所有存储器层级下面的单片集成电路 的层上。在一些实施例中，这样的全局位线层可位于多个存储器层级的中间或在该阵列上 面，且可采用多于一个全局位线。此外，在多于一个层上的存储器单元串也可连接到单个层 上的共用的偏压节点(bias node)，共用的偏压节点可设置在所有存储器单元上方。在一些 实施例中，共用的偏压节点可位于多个存储器层级的中间，或在阵列下方。共用的偏压节点 可类似地被设置在多于一个层上。因为一些存储器排列(例如，无镜的排列)可对每个邻近的存储器单元串采用全 局位线，所以全局位线的节距可比其它排列更紧密，在其它排列中相邻的存储器单元串共 用相同的全局位线。为减轻全局位线节距的问题，在某些实施例中，全局位线可在两个或更 多个布线层上布线。例如，偶数存储器单元串可与设置在一个全局位线层上的全局位线相 关，而奇数存储器单元串可与设置在另一个全局位线层上的全局位线相关。从而，可以希望 在字线层之间具有下至位线的不同层级的通路。也可以希望使通路错开以帮助与存储器单 元串的节距匹配，且所需的全局位线节距放大到单独的存储器单元串的节距的两倍。也可采用接触多于两个的垂直相邻层的垂直通路，特别是对于具有多于一个存储 器单元平面的三维阵列。这样的垂直连接可通常被称为“Z通路(Zia) ”以表示在ζ方向上 连接多于一个层的通路型结构。优选的Z通路结构及其形成的相关方法在2003年3月188日授权给Cleeves的美国专利第6，534，403号中被描述，其公开内容通过引用整体结合于此。参考图1，其描绘了简化的示例三维存储器阵列的交错字线102和位线104的结构 表示100的透视图。所描绘的交错的存储器线102、104示出通过本专利技术方法和装置形成的 特征。形成三维存储器阵列的传本文档来自技高网...
【技术保护点】
一种三维存储器阵列中存储器层的形成方法，所示方法包括：形成具有多个深度的模板，其中至少一个深度对应于第一存储器线，且其中至少一个深度对应于通路；压印所述模板到转移材料中；固化所述转移材料；以及采用所述压印并固化的转移材料形成存储器层。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：罗伊E肖伊尔莱恩，
申请(专利权)人：桑迪士克三D有限责任公司，
类型：发明
国别省市：US
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