浅沟渠隔离的二氧化硅高品质介电膜的形成：于高纵深比填沟工艺Ⅱ（ HARPⅡ）使用不同的硅氧烷前体—远端等离子辅助沉积工艺制造技术

本发明专利技术描述一种在形成于基材上之间隙中沉积一介电层的方法。该方法包括导入一有机硅前体及一氧前体至一沉积反应室。该有机硅前体的Ｃ∶Ｓｉ原子比小于８，且该氧前体包括在该沉积反应室外产生的氧原子。使该些前体进行反应以在该间隙中形成介电层。亦描述以介电材料填充一间隙的方法。该方法包括提供一Ｃ∶Ｓｉ原子比小于８的有机硅前体及一氧前体，并由该些前体产生一等离子以在该间隙中沉积该介电材料的第一部分。可蚀刻该介电材料，且可在该间隙中形成该介电材料的第二部分。可退火处理该介电材料的第一及第二部分。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术描迷一种在基材上形成的间隙中沉积一介电层的方法。该方法可包括导 入一有机珪前体及一氧前体至一沉积反应室。
技术介绍
半导体组件的几何形状自数十年前采用后在大小上有明显的降低。现代半导体 制造i史备例4亍i也生产具有250 nm 、 180 nm及65 nm特征尺寸(feature size)的组件，且 开发及实施新的设备以制备具有更小几何形状的组件。然而，尺寸愈小意指装置组件间必须更紧密作用，这可能增加电性干扰的机会，此干扰包括串扰(cross-talk)及 寄生电容(parasitic capacitance)。为了减少电性干扰的程度，使用介电绝缘材料来充填间隙、沟渠及其它在装置 组件、金属导线及其它组件特征之间的空间。选择的介电材料为易于在组件特征之 间的空间形成，且具低介电常数(即，「k值J)。低k值的介电材料较佳于使串扰及 RC时间延迟达到最小化，以及可降低组件的整体电力消耗。当以传统CVD技术沉 积时，传统介电材料包括氧化硅，其平均k值介于4.0与4.2之间。虽然传统CVD的氧化硅的k值对许多组件结构而言为可接受的，但装置组件大 小的降低及密度的提高使得半导体制本文档来自技高网...

【技术保护点】
一种在形成于一基材上的一间隙中沉积一介电层的方法，该方法包括：　导入一有机硅前体及一氧前体至一沉积反应室，其中该有机硅前体的Ｃ∶Ｓｉ原子比小于８，且其中该氧前体包括在该沉积反应室外产生的氧原子；及　使该些前体进行反应以在该间隙中 形成该介电层。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：AB玛利克，JC姆洛，SD耐马尼，
申请(专利权)人：应用材料股份有限公司，
类型：发明
国别省市：US[美国]