同步存储器读取数据捕获制造技术

本发明专利技术提供一种快照数据训练的方法，以在单个读取操作中确定ＤＱＳ使能信号的最优时序。这是通过首先将格雷码计数序列写到存储器和随后在单个突发中将其读回来实现的。控制器以发出命令的时间的固定间隔采样读取突发以确定循环延迟。简单的真值表查找确定最优的ＤＱＳ使能时序用于正常读取。有利的，在正常读取操作期间，所使能的ＤＱＳ信号的第一正边沿被用于采样在每次发出命令使能的计数器。如果计数器样本变化，指示已经发生时序漂移，可调整ＤＱＳ使能信号以补偿漂移并维持处于ＤＱＳ前同步码中心的位置。此技术也可被应用于使用反复方法以在上电时确定ＤＱＳ使能时序的系统。本发明专利技术的另一个实施例是基于计数器的ＤＱＳ锁存样本的简单、低等待时间时钟域跨越电路。

【技术实现步骤摘要】
【国外来华专利技术】
0001本专利技术总的涉及同步存储器和相关的存储器控制器。更具体的，本专利技术涉及在存储器控制器与同步存储器之间使用双向数据总线和双 向数据选通信号的读取和写数据的控制和传输。
技术介绍
0002在源同步信令中，由发送装置来驱动数据选通时钟和数据。 从发送器到接收器的时钟和数据路径是匹配的。在接收装置，使用数据选 通时钟以锁存输入数据。在双倍数据速率(DDR) SDRAM存储器系统中， 外部数据总线是双向的。写数据是从存储器控制器向存储器发送，读取数 据是从存储器向控制器发送。当没有数据被发送时，总线返回由总线传送 线路端电压限定的三态电平。0003双向数据选通时钟的控制也依赖于哪个装置正在驱动数据到 数据总线来变化。控制器和存储器装置上的数据选通时钟输入必须被使能 信号门控以阻止由三态时钟输入电平创建的伪时钟边沿触发内部数据捕 获。当既不是存储器控制器也不是存储器正在驱动数据选通时，将由端电 阻器将数据选通线拉至总线端电压。对于DDR和DDR2存储器，端电压 Vterm是Vddq/2,其与输入缓存器参考电压Vref相同。结果，数据选通输 入缓存器产生不确定的值，其依赖于噪声可在'本文档来自技高网...

【技术保护点】
一种用于控制同步存储器的方法，包括：　通过下述步骤建立所述存储器和存储器控制器之间的读取数据路径延迟：　所述存储器控制器将初始化序列写到所述存储器的预定位置；　所述存储器控制器将读取命令发送到所述存储器以读取所述预定位置并 接收所返回的数据信号；　在发送所述读取命令后的预定时间，所述存储器控制器采样所返回的数据信号以产生初始化样本；　使用所述初始化样本以确定所述存储器和所述存储器控制器之间的读取延迟。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：P吉利厄姆，R麦肯齐，
申请(专利权)人：莫塞德技术公司，
类型：发明
国别省市：CA[加拿大]