半导体装置及其制造方法制造方法及图纸

本发明专利技术提供一种半导体装置及其制造方法，上述半导体装置的制造方法包括提供一半导体基板；于上述半导体基板中形成一沟槽，其中上述沟槽的一底面具有一第一结晶面方向，且上述沟槽的一侧面具有一第二结晶面方向；进行一外延工艺，于上述沟槽中生长一半导体材料，其中上述外延工艺利用一蚀刻成分，且其中上述第一结晶面方向上的一第一生长速率不同于上述第二结晶面方向的一第二生长速率。本发明专利技术可改善元件性能。

【技术实现步骤摘要】

本专利技术涉及一种，特别涉及一种于基板沟槽中形成外延 层的。
技术介绍
当例如一金属氧化物半导体场效应晶体管(以下简称M0SFET)的一半导体装置 在历经许多工艺节点的尺寸微缩时，使用高介电常数(high-k)栅极介电层和金属栅极以 形成栅极堆叠结构。可使用利用硅锗或碳化硅外延薄膜以增强载子迁移率。另外，沟道后 置积集工艺(channel-last integration schemes)也会要求低镕化温度的例如砷化铟或 锑化铟的三-五族高迁移率沟道材料，以避免形成源/漏极的高温度预算(high thermal budget)的影响。然而，形成这些应力结构和沟道后置晶体管的现行工艺无法在各方面令人 满意。举例来说，硅的η型沟道应力结构被有问题的碳化硅薄膜限制且的ρ型沟道应力结 构尚未找到解决方式。可以了解的是，利用公知外延生长工艺形成的沟道后置晶体管的外 延层面临更多的挑战。因此，在此
中，有需要一种，以克服公知技术的 缺点。
技术实现思路
有鉴于此，本专利技术一实施例提供一种半导体装置的制造方法，上述半导体装置的 制造方法包括提供一半导体基板；于上述半导体基板中形成一沟槽，其中上述沟槽的一底 面具有一第一结晶面方向，且上述沟槽的一侧面具有一第二结晶面方向；进行一外延工艺， 于上述沟槽中生长一半导体材料，其中上述外延工艺利用一蚀刻成分，且其中上述第一结 晶面方向上的一第一生长速率不同于上述第二结晶面方向的一第二生长速率。本专利技术另一实施例提供一种半导体装置，包括一半导体基板以及一晶体管；上述 晶体管包括一栅极结构，设置于上述半导体基板上方以及具有一应力薄膜结构的源极和漏 极应力物。本专利技术又另一实施例提供一种半导体装置的制造方法，上述半导体装置的制造方 法包括提供一半导体基板；于上述半导体基板中形成一沟槽，其中上述沟槽的一第一表面 具有一第一结晶面方向，且上述沟槽的一第二表面具有一第二结晶面方向；进行一外延生 长工艺，于上述沟槽中生长一半导体材料，其中上述外延生长工艺包含一蚀刻成分，且其中 上述第一结晶面方向上的一第一生长速率不同于上述第二结晶面方向的一第二生长速率， 以使上述蚀刻成分禁止于上述第一结晶面方向和上述第二结晶面方向上的其中之一生长。本专利技术可改善元件性能。附图说明图1为依据本专利技术不同实施例的使用一由下而上生长工艺于一基板沟槽中形成一外延层的方法的流程图。图2A至图2C为依据图1的方法形成的本专利技术一实施例的外延层的工艺剖面图。图3为依据本专利技术不同实施例的具有应力结构的半导体装置的制造方法的流程 图。图4A至图4F为依据图3的半导体装置的制造方法形成的本专利技术一实施例的半导 体装置的工艺剖面图。图5A至图5D为本专利技术另一实施例的半导体装置的工艺剖面图。其中，附图标记说明如下50、200 方法；52、54、56、202、204、206、208、210、212 步骤；202 半导体基板；120 蚀刻成分；104 沟槽；106、422 底面；108、424 侧面；110 由下而上生长工艺；300、400 半导体装置；302 基板；304,406 浅沟槽隔绝结构；306 栅极介电质；308 栅极；310 硬掩模层；314、3Ha 氧化层；316、316a 氮化层；320 图案化光致抗蚀剂层；324、328、332、360、410 蚀刻工艺；330、409 间隙壁；340、420 凹陷；342 深度；350,430 外延工艺；355、440 纯锗结晶结构；357 底部；359 压缩应力；404 鳍状物；408 栅极结构。具体实施例方式以下以各实施例详细说明并伴随着附图说明的范例，做为本专利技术的参考依据。在 附图或说明书描述中，相似或相同的部分皆使用相同的图号。且在附图中，实施例的形状或是厚度可扩大，并以简化或是方便标示。再者，附图中各元件的部分将以分别描述说明之， 值得注意的是，图中未示出或描述的元件，为所属
中普通技术人员所知的形式。请参考图1，其显示依据本专利技术不同实施例的使用一由下而上生长工艺于一基板 沟槽中形成一外延层的方法50的流程图。方法50起始于步骤52，提供一半导体基板。接 着进行方法50的步骤54，于半导体基板中形成一沟槽，其中上述沟槽的一底面具有一第一 结晶面方向，且上述沟槽的一侧面具有一第二结晶面方向。接着进行方法50的步骤56，使 用一由下而上生长工艺(bottom-up growth process)，于上述沟槽中形成一外延层。上述 由下而上生长工艺包括一外延生长工艺，其包含一蚀刻成分。上述第一结晶面方向上的一 生长速率不同于上述第二结晶面方向的一生长速率。请参考图2A至图2C，其显示依据图1的方法50形成的本专利技术一实施例的结晶结 构的工艺剖面图。在一实施例中，于例如硅的基板沟槽中生长一晶体。上述晶体可与基板 相同或不同。在不同实施例中，上述晶体可包括硅、硅锗、锗、碳化硅或其他适合的半导体材 料。在图2A中，提供一半导体基板102，其包括结晶结构的一硅基板或其他半导体基板，例 如锗或三-五族化合物半导体。在另一实施例中，半导体基板102可包括一外延(epi)层。 可利用蚀刻工艺或其他适合工艺于半导体基板102中形成一沟槽104。沟槽104可包括具 有一结晶面方向(例如[100])的一底面106和具有一结晶面方向(例如[110]或[111]) 的一侧面108。值得注意的是，上述特定的结晶面方向仅做为实施例，然而也可使用其他的 结晶面方向。在图2B中，可进行一由下而上生长工艺(bottom-up growth process) 110，以于基 板的沟槽104中生长一外延(印i)层。因此，上述下而上生长工艺可使用一或多个前驱物。 在生长锗(Ge)外延层的实施例中，可使用气体流量介于5SCCm至IOsccm之间的GeH4和气 体流量介于IOsccm至30SCCm之间的例如氯化氢(HCl)的蚀刻成分。在一些实施例中，蚀 刻成分120可包括例如Cl2、BCl3、BiCl3或BiBr3的其他含氯气体或含溴气体。在其他实施 例中，蚀刻成分120也可使用例如NF3或HF的含氟气体。然而，含氟气体可能会蚀刻浅沟槽 隔绝氧化物和其他介电质(Si02、SiN)硬掩模。于使外延(epi)层稳定生长的一温度下进行 上述由下而上生长工艺110。在生长锗(Ge)外延层的实施例中，工艺温度可约介于450°C 至550°C之间，且气体总压力介于20托尔(torr)至760托尔(torr)之间。应注意的是，例 如氯化氢(HCl)的蚀刻成分对温度敏感且因此可调整温度以达成下述的想要的蚀刻效应。 另外，可以了解的是，对不同类型的晶体材料的实施例可使用不同的条件范围。由于例如硅的基板102的不同的结晶面方向，所以底面106的生长速率不同于侧 面108的生长速率。在一实施例中，可以得知锗在[100]结晶面方向(底面106)上的生长 速度比在[110]结晶面方向(侧面108)上的生长速度快三倍。另外，可预期锗在[111]结 晶面方向上的生长速度比比在[110]结晶面方向上的生长速度慢。因此，包含蚀刻成分120 的由下而上生长工艺110可通过防止锗于沟槽104的侧面108生长，以促进锗由下而上本文档来自技高网...

【技术保护点】
一种半导体装置的制造方法，包括下列步骤：提供一半导体基板；于该半导体基板中形成一沟槽，其中该沟槽的一底面具有一第一结晶面方向，且该沟槽的一侧面具有一第二结晶面方向；以及进行一外延工艺，于该沟槽中生长一半导体材料，其中该外延工艺利用一蚀刻成分，且其中该第一结晶面方向上的一第一生长速率不同于该第二结晶面方向的一第二生长速率。

【技术特征摘要】
US 2009-10-30 61/256,431;US 2010-5-20 12/784,2071.一种半导体装置的制造方法，包括下列步骤提供一半导体基板；于该半导体基板中形成一沟槽，其中该沟槽的一底面具有一第一结晶面方向，且该沟 槽的一侧面具有一第二结晶面方向；以及进行一外延工艺，于该沟槽中生长一半导体材料，其中该外延工艺利用一蚀刻成分，且 其中该第一结晶面方向上的一第一生长速率不同于该第二结晶面方向的一第二生长速率。2.如权利要求1所述的半导体装置的制造方法，其中该半导体材料包括硅、硅锗、锗、 碳化硅或三-五族化合物半导体的其中之一，且其中该三-五族化合物半导体包括砷化镓 或锑化铟的其中之一，且其中该半导体基板包括硅或锗的其中之一。3.如权利要求1所述的半导体装置的制造方法，其中该蚀刻成分包括含氯气体或含溴 气体的其中之一。4.如权利要求1所述的半导体装置的制造方法，其中该第一结晶面方向包括[100]，且 其中该第二结晶面方向包括[110]或[111]的其中之一。5.如权利要求1所述的半导体装置的制造方法，其中该第一生长速率大于该第二生长速率。6.一种半导体装置，...

【专利技术属性】
技术研发人员：许俊豪，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71