本发明专利技术是对集成ＥＳＤ保护的功率ＭＯＳＦＥＴ或ＩＧＢＴ改进，其特征是ＥＳＤ保护单元的多晶二极管组中各Ｐ型区浓度与功率ＭＯＳＦＥＴ或ＩＧＢＴ的Ｐ阱浓度相同，各Ｎ型区浓度与功率ＭＯＳＦＥＴ或ＩＧＢＴ的Ｎ＋源相同；多晶二极管组在栅极压焊区与元胞区间半环绕栅极压焊区设置，如果为栅插指结构，将半环绕的多晶二极管组中间由栅极插指结构隔开，形成不连通的左右Ｌ型，其中多晶二极管的各Ｐ型区和各Ｎ型区，分别由功率ＭＯＳＦＥＴ或ＩＧＢＴ的Ｐ阱和Ｎ＋源注入和扩散形成。所得ＥＳＤ保护的功率ＭＯＳＦＥＴ或ＩＧＢＴ，栅极与源极间漏电小，制备时栅、源极间击穿电压可调，ＥＳＤ泄放能力高、可靠性好，制造简单。
【技术实现步骤摘要】
本专利技术是对集成ESD保护的功率MOSFET或IGBT改进，特别涉及一种栅极与源 极间漏电小，制备时栅、源极间击穿电压可调，ESD泄放能力高、可靠性好，制造简单的集成 ESD保护的功率MOSFET或IGBT及制备方法。
技术介绍
随着功率半导体器件的发展，人们对功率MOSFET或IGBT性能有更高的要求，例如 在器件封装、运输、装配及使用过程中常常容易出现静电(ESD)现象，它会在它们的栅极产 生一个高电场，使得栅介质在高电场下发生绝缘击穿，从而使器件失效，因此静电(ESD)保 护功能就是其中一项重要指标。静电(ESD)保护，它是指当带有静电的物体或人体接触器 件时，能够迅速消除静电产生的大电压和大电流，减少或避免静电放电现象所造成的器件 破坏，使得器件能承受静电产生的大电压和大电流的冲击而不被损坏。现有技术中，为了使功率MOSFET或IGBT免受高于氧化物击穿值的电压破坏，常用 的方法是在栅极和源极接入多晶齐纳二极管，以MOSFET为例如图1、2所示。齐纳二极管的 形成是通过高浓度的离子注入对多晶硅进行掺杂，从而在栅极和源极之间形成一个串联的 齐纳二极管组，实现对栅极和源极之间的ESD防护。现有普通功率M0SFET，以及为提高其 元胞导通均勻性而采用栅插指结构的功率M0SFET，其齐纳二极管组都位于功率MOSFET栅 极压焊区的两个侧面，以实现栅区的ESD保护，如图3、4所示。此种集成ESD保护的功率 MOSFET或IGBT存在以下不足首先，多晶齐纳二极管组6采用高浓度杂质来形成所需PN结，不仅其形成需要额 外的光刻版，增加了器件制造的复杂性和成本，而且使得栅极和源极的泄漏电流较大，同时 此方式形成的PN结，一旦器件制造所需掩模版制定后，栅极和源极间击穿电压就为定值 (一个齐纳二极管的击穿电压一般在5-6V，总的击穿电压值为一个齐纳二极管的击穿电压 和二极管串联个数的乘积)，不能由后续的工艺流程来调节，工艺限制性大；其次，ESD是一 个瞬态过程，例如不论是普通功率MOSFET还是栅插指结构的功率M0SFET，它们的栅极压焊 区5周围是ESD发生的敏感区域(图3、4)，容易发生静电损伤而使器件遭受破坏；齐纳二极 管组6布局设置在栅极压焊区5的左右两侧，虽然可以起到ESD保护作用，但由于栅极金属 2和源极金属3之间未有齐纳二极管组6隔开(如图3中的A区和图4中的B区)，当在恶 劣的条件下容易产生较强的静电易发生失效，并且此二极管组布局设置方式，没有充分利 用栅极压焊区5周围面积，使得在栅极压焊区面积相同条件下，二极管组的泄放宽度较小， 导致ESD泄放能力不够强。中国专利CN101517743用于功率金属氧化物半导体场效应晶体管及集成电路的 递减电压多晶硅二极管静电放电电路，通过用多晶二极管及器件组成保护网络，用于形成 ESD保护，以降低栅源间泄漏电流。但其采用初级分支和次级分支相结合结构，使得电路复 杂；而且ESD保护所占面积较大，增加制造成本。上述不足仍有值得改进的地方。
技术实现思路
本专利技术目的在于克服上述现有技术的不足，提供一种栅、源极间泄漏电流小，制备 时栅、源间击穿电压可调，ESD泄放能力高、可靠性好，且制造简单、成本低的集成ESD保护 的功率MOSFET或IGBT。本专利技术另一目的在于提供一种上述集成ESD保护的功率MOSFET或IGBT的制备方法。本专利技术第一目的实现，主要改进一是将多晶二极管组中各P区由高浓度P+变为低 浓度P- ；二是将二极管组中各N区由高浓度N+变为功率MOSFET或IGBT的N+源；三是将栅 极压焊区左右对置的多晶齐纳二极管组，改为在栅极压焊区与元胞区间半环绕栅极压焊区 设置，如果为栅插指结构，将半环绕中间由栅极插指结构隔开形成不连通的左右L型，即对 称“L”型设置，从而克服了上述现有技术的不足，实现本专利技术目的。具体说，本专利技术集成ESD 保护的功率MOSFET或IGBT，包括跨接在功率MOSFET或IGBT栅、源极间的ESD保护单元，其 特征在于ESD保护单元的多晶二极管组中各P型区浓度与功率MOSFET或IGBT的P阱浓度 相同，各N型区浓度与功率MOSFET或IGBT的N+源相同；多晶二极管组在栅极压焊区与元 胞区间半环绕栅极压焊区设置，如果为栅插指结构，将半环绕的多晶二极管组中间由栅极 插指结构隔开，形成不连通的左右L型。在详细说明前，先通过对专利技术能够达到的基本功能及效果作一介绍，以使本领域 技术人员对本专利技术方案有一个明确了解。以下以N型功率MOSFET为例说明本专利技术通过将二极管组中各P区由高浓度P+变为与功率MOSFET的P阱浓度相 同(低浓度p_)，使得多晶硅二极管组的漏电电流大幅减小，从而使得具有ESD保护的功率 MOSFET的栅源极漏电减小；同时，二极管组中的各P型区与功率MOSFET的P阱浓度相同，以 及各N区由高浓度N+变为功率MOSFET的N+源相同，使得二极管组中的P型区与N型区，都 成为与功率MOSFET的P阱与N+源为同一制造层，可以通过同一道离子注入工序完成，不需 要额外工序，使得制造工艺简化，成本降低。而且据此形成的具有ESD保护的功率M0SFET， 在器件制造所需掩模版制定后，其栅极和源极间击穿电压仍可以由后续的工艺流程来调 节，灵活性强，普适性更好。二极管组布局采用半环绕栅极压焊区设置或呈对称“L”型设 置，充分利用栅极压焊区周围面积，使得二极管组的泄放宽度增加，从而提升了功率MOSFET 的ESD泄放能力。采用本专利技术所形成的多晶硅二极管结构，可以看作是多个基区开路的NPN 管串联结构，其NPN管由如图8中虚线所示的N+/P7N+组成。基区开路NPN管的击穿电压 与基区宽度有关，随着基区宽度的减小，其击穿电压降低，因此可以通过后续工艺的调整来 改变多晶硅二极管中P—区的宽度，从而达到改变二极管击穿电压的目的。例如通过增加功 率MOSFET的N+源推进时间，增加功率MOSFET的N+源在多晶硅中的横向扩散量，从而使得 P—区宽度减小，达到降低击穿电压的目的。以上所说源极，对于IGBT也称为发射极。本专利技术中所说多晶二极管组中各P型区浓度与功率MOSFET或IGBT的P阱浓度相同，各N型区 浓度与功率MOSFET或IGBT的N+源浓度相同，是指采用同一道离子注入工序并扩散形成， 它并非指数学意义上的完全精确相同，应包括由于工艺过程造成的允许偏差。4多晶二极管组两端，一种较好为两端分别为N型或P型，有利于多晶二极管组正反 向击穿电压的一致性，工艺制造简单。其中两端的P型，较好为P7P+，有利于减小多晶二极 管的泄漏电流；所说P7P+可以有二种结构，一种为左右型(图6)，一种为上下型(图7)。此外，为使得集成ESD保护的功率MOSFET或IGBT的ESD保护单元具有更小的面 积，可以采用As (砷)注入来形成功率MOSFET或IGBT的N+源和多晶硅二极管组中各N区。 As(砷)具有更大的原子半径，在多晶硅中的横向扩散量相对较小，形成的多晶硅二极管组 中各N区宽度可以减小，所需多晶硅二极管组的总面积减小。本专利技术的集成ESD保护的功率MOSFET或IGBT的制备方法，包括在MOSFET或IGBT 的栅极和源极间通过离子注入和扩散形成多本文档来自技高网...
【技术保护点】
集成ＥＳＤ保护的功率ＭＯＳＦＥＴ或ＩＧＢＴ，包括跨接在功率ＭＯＳＦＥＴ或ＩＧＢＴ栅、源极间的ＥＳＤ保护单元，其特征在于ＥＳＤ保护单元的多晶二极管组中各Ｐ型区浓度与功率ＭＯＳＦＥＴ或ＩＧＢＴ的Ｐ阱浓度相同，各Ｎ型区浓度与功率ＭＯＳＦＥＴ或ＩＧＢＴ的Ｎ↑［＋］源相同；多晶二极管组在栅极压焊区与元胞区间半环绕栅极压焊区设置，如果为栅插指结构，将半环绕的多晶二极管组中间由栅极插指结构隔开，形成不连通的左右Ｌ型。
【技术特征摘要】
【专利技术属性】
技术研发人员：钱梦亮，陈俊标，李泽宏，
申请(专利权)人：江苏东光微电子股份有限公司，
类型：发明
国别省市：32[]
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