在功率MOSFET内集成肖特基二极管制造技术

本发明专利技术涉及一种在功率MOSFET内集成肖特基二极管。半导体器件包括多个沟槽，多个沟槽含有在有源区中的有源栅极沟槽，以及在有源区外部的截止区中的栅极滑道/截止沟槽和屏蔽电极吸引沟槽。栅极滑道/截止沟槽包括限定位于有源区外部的台面结构的一个或多个沟槽。第一导电区形成于多个沟槽中。中间电介质区和截止保护区形成于限定台面结构的沟槽中。第二导电区形成于限定台面结构的那部分沟槽中。第二导电区通过中间电介质区，与第一导电区电绝缘。到第二导电区形成第一电接触，到屏蔽电极吸引沟槽中第一导电区形成第二电接触。一个或多个肖特基二极管形成于台面结构中。

【技术实现步骤摘要】

本专利技术主要涉及半导体器件，更确切地说，是涉及在截止区内带有集成肖特基ニ极管的屏蔽栅极沟槽MOS的制备方法。
技术介绍
于2010年3月11日存档的美国专利申请号为12/722，384，题为《带有增强型源极吸引布局的屏蔽栅极沟槽M0S》的专利，提出了ー种仅利用四个掩膜制备半导体器件的方法，特此引用其全文以作參考。该方法包括利用第一掩膜制备多个沟槽，在多个沟槽中制备第一导电区，利用第二掩膜制备中间电介质区以及截止保护区，至 少在某些沟槽中制备第二导电区，利用第三掩膜形成到第二导电区的第一电接触以及到第一导电区的第二电接触，沉积金属层，利用第四掩膜形成源极金属区和栅极金属区。这种集成结构含有功率MOSFET器件，功率MOSFET中配置了体ニ极管。然而，典型的P-N面结型ニ极管在运行时具有不良特性。这些不良特性包括巨大的正向传导损耗、在正向配置状态下本体-外延结之间的电荷储存、当功率MOSFET从正向偏压切换至反向偏压时过量的储存少子电荷导致巨大的恢复电流以及电压过冲、以及在直流-直流转换应用中开关节点电压过沖/环绕。另ー方面，肖特基ニ极管具有一些优于P-N结ニ极管的优良特性，尤其是配置在功率MOSFET中吋。肖特基ニ极管在正向传导时正向压降很低，会降低器件的功率耗散，从而使传导损耗更低。由于肖特基的传导是通过多子进行的，因此在器件开关时不会发生少子电荷储存效应。正是在这一前提下，提出了本专利技术的各种实施例。
技术实现思路
本专利技术的目的是提供一种在功率MOSFET内集成肖特基ニ极管的方法，用于制备半导体器件，该方法在集成结构中引入了肖特基ニ极管，但是其制备エ艺仍然沿用自对准接触体系，并且同样仅仅需要四个掩膜。该集成结构的制备成本更低，而且增强了器件的性倉^:。为了达到上述目的，本专利技术提供了一种用于制备半导体器件的方法，包括a)利用第一掩膜，在衬底上制备若干沟槽，所述若干沟槽包括位于有源区中的有源栅极沟槽，位于含有有源栅极沟槽的有源区之外的截止区中的栅极滑道/截止沟槽以及屏蔽电极吸引沟槽，栅极滑道/截止沟槽包括一个或多个沟槽，所述ー个或多个沟槽限定了位于含有有源栅极沟槽的有源区之外的区域中的台面结构；b)在限定台面结构的一个或多个沟槽中，制备第一导电区；c)利用第二掩膜，在限定台面结构的一个或多个沟槽中，制备ー个中间电介质区以及ー个截止保护区；d)在限定台面结构的一个或多个沟槽中，制备第二导电区；e)形成到第二导电区的第一电接触，在位于截止区中的屏蔽电极吸引沟槽中，形成到第一导电区的第二电接触，并且利用第三掩膜，在含有有源栅极沟槽的有源区外部的区域中，在截止沟槽之间形成的台面结构内，制备ー个或多个肖特基ニ极管。上述的方法，其中，该方法还包括f)在器件上沉积ー个金属层；并且g)利用第四掩膜，用金属层制备源极金属区和栅极金属区。上述的方法，其中，该方法还包括在ー个或多个截止沟槽中，制备非对称的侧壁。 上述的方法，其中，制备非对称的侧壁包括切ロ刻蚀至少部分被第二掩膜覆盖的那部分氧化层。上述的方法，其中，非対称的侧壁包括第一侧壁和第二侧壁，第一侧壁具有比第二侧壁更厚的氧化层，第一侧壁更靠近肖特基ニ极管。上述的方法，其中，制备肖特基ニ极管包括在截止沟槽之间形成的台面结构的裸露表面上，沉积势鱼金属。上述的方法，其中，台面结构的裸露表面是台面结构中所形成的势阱的裸露表面。上述的方法，其中，制备肖特基ニ极管包括进行深孔穴植入，以便在肖特基ニ极管有关的肖特基结下方，形成惨杂屏蔽区。本专利技术还提供了一种半导体器件，包括a)衬底上的若干沟槽，其包括位于有源区中的ー个或多个有源栅极沟槽，以及位于含有有源栅极沟槽的有源区外部的截止区中的一个或多个栅极滑道/截止沟槽以及屏蔽栅极吸引沟槽，栅极滑道/截止沟槽包括一个或多个沟槽，所述ー个或多个沟槽限定了位于含有有源栅极沟槽的有源区之外的区域中的台面结构；b)形成于所述若干沟槽中的第一导电区；c)形成于限定台面结构的一个或多个沟槽的至少一部分中的一个中间电介质区以及ー个截止保护区；d)形成于限定台面结构的一个或多个沟槽的至少一部分中的第二导电区，其中，第二导电区通过中间电介质区，与第一导电区电绝缘；以及e)到第二导电区的第一电接触，在位于截止区中的屏蔽电极吸引沟槽中，到第一导电区的第二电接触，以及在台面结构内，形成的一个或多个肖特基ニ极管。上述的半导体器件，其中，该器件还包括连接到第一电接触的栅极金属区，以及连接到第二电接触的源极金属区，其中栅极金属区域与源极金属区电绝缘。上述的半导体器件，其中，所述肖特基ニ极管包括位于台面结构的裸露表面上的势垒金属。上述的半导体器件，其中，所述台面结构的裸露表面是在台面结构中所形成的势讲的裸露表面。 上述的半导体器件，其中，所述肖特基ニ极管包括深孔穴植入，以便在肖特基ニ极管有关的肖特基结下方，形成惨杂屏蔽区。上述的半导体器件，其中，一个或多个肖特基ニ极管位于有源器件的第一和第二邻近组之间的封闭晶胞结构中。上述的半导体器件，其中，一个或多个肖特基ニ极管形成在比有源器件的台面结构更宽的肖特基台面结构上，一个或多个有源器件就形成在有源器件台面结构上。上述的半导体器件，其中，一个或多个肖特基ニ极管位于有源器件的第一和第二邻近组之间的带状晶胞结构中。上述的半导体器件，其中，一个或多个肖特基ニ极管形成在比有源器件的台面结构更宽的肖特基台面结构上，一个或多个有源器件就形成在有源器件台面结构上。本专利技术提出了含有配置了肖特基ニ极管的功率MOSFET器件的集成结构的技术方案；虽然在集成结构中引入了肖特基ニ极管，但是其制备エ艺仍然沿用自对准接触体系，并且同样仅仅需要四个掩膜。该集成结构的制备成本更低，而且增强了器件的性能。 附图说明图IA是依据本专利技术的实施例而制作的ー种集成结构的俯视图。图IB是依据本专利技术的实施例，将肖特基ニ极管配置在封闭晶胞布局中的集成结构的俯视图。图IC是依据本专利技术的实施例，将肖特基ニ极管配置在帯状晶胞布局中的集成结构的俯视图。图ID是图IA所示类型的集成结构的制备エ艺流程图。图2是在用于制备图IA所示类型的集成结构的制备エ艺中使用第一掩膜的示例。图3是在用于制备图IA所示类型的集成结构的制备エ艺中使用第二掩膜的示例。图4是在用于制备图IA所示类型的集成结构的制备エ艺中使用第三掩膜的示例。图5是在用于制备图IA所示类型的集成结构的制备エ艺中使用第四掩膜的示例。图6SS’ -34SS’所示的剖面图，表示制备图IA所示类型的集成结构沿线SS’的步骤。具体实施例方式下文详细介绍了本专利技术的ー个或多个实施例以及附图，并对本专利技术的原理进行解释说明。虽然本专利技术与这些实施例有关，但是本专利技术并不局限于任意实施例。本专利技术的范围仅由权利要求书限定，并且本专利技术含有各种可选、修正以及等效方案。下文中提出的各具体细节是为了全面解释本专利技术。这些细节仅用于举例说明，无需某些或全部具体细节，可以根据权利要求书来实现本专利技术。为了简便，文中没有详细介绍关于本专利技术的
中已知的技术材料，以免对本专利技术产生不必要的混淆。本专利技术提出了含有配置了肖特基ニ极管的功率MOSFET器件的集成结构的实施例。虽然在集成结构中引入了肖特基ニ极管，但是其制备エ艺仍然沿用自对准接触体系，并且同样仅仅需要四个掩膜。本文档来自技高网...

【技术保护点】
一种用于制备半导体器件的方法，包括：a)利用第一掩膜，在衬底上制备若干沟槽，所述若干沟槽包括位于有源区中的有源栅极沟槽，位于含有有源栅极沟槽的有源区之外的截止区中的栅极滑道/截止沟槽以及屏蔽电极吸引沟槽，栅极滑道/截止沟槽包括一个或多个沟槽，所述一个或多个沟槽限定了位于含有有源栅极沟槽的有源区之外的区域中的台面结构；b)在限定台面结构的一个或多个沟槽中，制备第一导电区；c)利用第二掩膜，在限定台面结构的一个或多个沟槽中，制备一个中间电介质区以及一个截止保护区；d)在限定台面结构的一个或多个沟槽中，制备第二导电区；e)形成到第二导电区的第一电接触，在位于截止区中的屏蔽电极吸引沟槽中，形成到第一导电区的第二电接触，并且利用第三掩膜，在含有有源栅极沟槽的有源区外部的区域中，在截止沟槽之间形成的台面结构内，制备一个或多个肖特基二极管。

【技术特征摘要】
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【专利技术属性】
技术研发人员：苏毅，伍时谦，安荷·叭剌，常虹，金钟五，陈军，
申请(专利权)人：万国半导体股份有限公司，
类型：发明
国别省市：