本发明专利技术公开了一种高压ＤＭＯＳ器件。包括：一漂移区、一漏区、一沟道区、一源区、一栅氧化层、一场氧化层、一栅极以及一埋层。所述漂移区位于沟道区和漏区之间，所述源区形成于沟道区上，所述埋层埋于所述漂移区内并和所述沟道区相连接。所述埋层和所述沟道区具有第一导电类型，所述源区、漏区以及漂移区具有第二导电类型。所述埋层能使漏区引入的漂移区高电位引导至漂移区的深处，使漂移区电场呈现二维的均匀分布，减少了漂移区表面电场的积聚，从而减少了漂移区表面发生击穿的几率，提高了击穿电压。在提高击穿电压的基础上，通过增加漂移区掺杂浓度或缩小器件尺寸能降低ＤＭＯＳ的导通电阻，改善器件特性。
【技术实现步骤摘要】
本专利技术涉及一种DMOS器件，特别是涉及一种具有高击穿电压、低导通电阻的高压 DMOS器件及其制造工艺。
技术介绍
如图1所示，为传统高压DMOS器件的剖面示意图。传统高压器件包括一阱区110， 源区105、漏区102、沟道区103以及漂移区101皆形成在阱区110中。在沟道区上面形成 有栅氧化层106，场氧化层107形成于漂移区上面以及器件间隔离区域内。栅极108覆盖在 栅氧化层106上并覆盖在场氧化层107的部分区域。传统高压DMOS器件工作时在源漏间 加高电压，漂移区和沟道间形成的PN结在漏端高反向偏压作用下，所述PN结间将形成耗尽 区，由于所述PN结接近于漂移区表面位置，电场将会集中在所述沟道和漂移区表面附近而 易使器件产生表面击穿。传统器件中由于电场易集中在器件漂移区表面，而使器件的击穿电压降低，为了 使器件的击穿电压达到较高的值按照有一种传统的方法是减少漂移区的掺杂浓度或增加 漂移区尺寸，使漂移区的导通电阻增加，但是这样降低了器件的性能。
技术实现思路
本专利技术所要解决的技术问题是提供一种高压DMOS器件，能提高击穿电压并同时 降低器件的导通电阻。为解决上述技术问题，本专利技术提供了一种高压DMOS器件，包括一漂移区、一漏 区、一沟道区、一源区、一栅氧化层、一场氧化层、一栅极以及一埋层。在具有第一导电类型 的衬底上形成一具有第二导电类型的阱区，所述漂移区为阱区中位于沟道区和漏区之间的 部分。所述漏区形成在所述阱区中并和所述漂移区一端相接，具有第二导电类型，在所述漏 区形成一漏端。所述沟道区形成在所述阱区中并和所述漂移区另一端相接，具有第一导电 类型。所述源区形成在所述沟道区中，具有第二导电类型，在所述源区形成一源端。所述栅 氧化层形成于沟道区上方并全部覆盖沟道区，并部分覆盖源区和漂移区。所述场氧化层形 成在漂移区上，一端以所述漏区为界，另一端和所述栅氧化层相接。所述栅极形成在所述栅 氧化层和场氧化层上，覆盖全部所述栅氧化层，覆盖全部或部分场氧化层。所述埋层埋在 所述漂移区内，其一端与所述沟道区相连接，另一端向漏端方向横向延伸，具有第一导电类 型。本专利技术中所述埋层的离子浓度为所述漂移区的离子浓度的2 5倍，通过埋层离 子注入的剂量调整埋层浓度。本专利技术通过在具有第二导电类型的漂移区下方制作具有第一导电类型的埋层，所 述漂移区与埋层形成了一个PN结，所述PN结的漂移区电压由漏端引入，埋层电压与所述沟 道区相同。由于所述埋层的离子浓度比所述漂移区的离子浓度要高，所述PN结在加高压 后，能将所述漂移区全部纵向耗尽。由于本专利技术比常规高压DMOS器件多了一个漂移区的纵向耗尽能力，所以所述漂移区能够产生横纵二方向的耗尽，使漏端高电位引入漂移区深处， 使电场产生二维分布，改善了电场分布的均勻性，减少了集中在漂移区表面的电场。因此减 少了漂移区表面发生击穿的可能性，有效的提高了所述高压DMOS器件的击穿电压，本专利技术 能有效地提高所述高压DMOS的击穿电压大约为10%。提高所述高压DMOS击穿电压后，通 过增加漂移区掺杂浓度或缩小器件尺寸能降低所述高压DMOS的导通电阻。附图说明下面结合附图和具体实施方式对本专利技术作进一步详细的说明图1是传统高压DMOS截面示意图；图2是本专利技术高压DMOS截面示意图。具体实施例方式如图2所示，本专利技术实施例主要包括一漂移区1、一漏区2、一沟道区3、一源区5、 一栅氧化层6、一场氧化层7、一栅极8以及一埋层4。在具有第一导电类型的衬底上(衬底在图2中未绘出)形成一具有第二导电类型 的阱区10，所述漂移区4为阱区10中位于沟道区3和漏区2之间的部分。所述漏区2，形 成在所述阱区10中并和所述漂移区1 一端相接，具有第二导电类型，在所述漏区2形成一 漏端21。所述沟道区3，形成在所述阱区10中并和所述漂移区1另一端相接，具有第一导 电类型。所述源区5，形成在所述沟道区3中，具有第二导电类型，在所述源区5形成一源 端51。所述栅氧化层6为多晶硅栅，形成于沟道区3上方并全部覆盖沟道区3。所述场氧 化层7，形成在漂移区1上，一端以所述漏区2为界，另一端和所述栅氧化层6相接。所述栅 极8，形成在所述栅氧化层6和场氧化层7上，覆盖全部所述栅氧化层6，覆盖全部或部分场 氧化层7。所述栅极两旁形成有侧墙9。所述埋层4，埋在所述漂移区1内，其一端与所述沟 道区3相连接，另一端向漏端2方向横向延伸，具有第一导电类型。所述埋层4的宽度由其靠近漏区方向的边缘41以及其与所述沟道区相连接的边 缘31之间的距离来确定，所述埋层靠近漏区方向的边缘41不超过所述多晶硅栅的边缘81， 所述埋层4和所述场氧化层有一定的重叠，重叠区的大小为从零到所述多晶硅栅的边缘81 处的场氧化层区。对于NLDMOS或PLDMOS的埋层宽度通常为1000埃 4000埃。所述埋层 宽度的精确值按照所述高压DMOS器件的击穿电压要求来确定。所述埋层4是通过离子注入工艺形成的，离子注入区域范围由离子注入窗口来确 定，离子注入窗口一端定义为所述埋层靠近漏区方向的边缘41，离子注入窗口另一端定义 为所述沟道区和所述源区的交界边缘52或所述沟道区和所述漂移区的交界边缘31或上述 两个交界边缘间的任一位置处。埋层离子注入后要避免高温长时间的热推进，保证埋层宽 度在1000埃 4000埃，所述埋层4的离子浓度为所述漂移区1的离子浓度的2 5倍，通过埋层离子注入 的剂量调整埋层浓度。通过埋层离子注入的能量控制埋层4的深度，所述埋层的深度由埋 层与场氧化层底部之间的间距决定，通常埋层与场氧底部之间的距离为500埃至2000埃。 对于N型非对称的NLDM0S，所述埋层区进行P型离子注入，通常是采用硼离子注入，注入剂 量范围为lel2 lel3cnT2，注入能量范围为60KeV 150KeV。对于P型非对称的PLDM0S，所述埋层区进行N型离子注入，通常是采用磷或砷离子注入，如果进行磷的埋层离子注入， 注入剂量范围为lel2 lel3CnT2，注入能量范围为IOOKeV 300KeV ；如果进行砷的埋层离 子注入，注入剂量范围为lel2 lel3cnT2，注入能量范围为200KeV 500KeV。所述埋层4 的离子浓度和深度的精确控制的标准是满足所述高压DMOS器件在高偏压工作时能使所述 埋层4上方区域的所述漂移区1全部耗尽。本专利技术实施例提供一种高压DMOS器件的制作工艺方法，包括如下主要工艺步骤 有源区光刻和场氧化；DMOS沟道区域光刻与离子注入；埋层区域光刻与离子注入；漂移区 的光刻与离子注入；栅氧的生长；多晶硅的淀积与刻蚀；源漏的离子注入；后道工序。本专利技术通过在漂移区下方制作埋层，可有效地提高器件的击穿电压大约10%，因 此有空间进一步增大漂移区浓度或减小器件尺寸以减小导通电阻。以40V N型DMOS为例， 传统器件的击穿电压为51V，导通电阻为65mohm. mm2 ；本专利技术器件通过增加N型漂移区下 方的P型埋层后，器件的击穿电压从51V增加到57V，而导通电阻为67mohm. mm2，几乎不变。 若将N型漂移区的掺杂浓度提高50%，传统器件击穿电压从51V下降到42V，其导通电阻减 小到47mohm. mm2 ；采用埋层的本专利技术新器件的击穿电压还是本文档来自技高网...
【技术保护点】
一种高压ＤＭＯＳ器件，其特征在于：包括：一漂移区、一漏区、一沟道区、一源区、一栅氧化层、一场氧化层、一栅极以及一埋层；在具有第一导电类型的衬底上形成一具有第二导电类型的阱区，所述漂移区为阱区中位于沟道区和漏区之间的部分；所述漏区形成在所述阱区中并和所述漂移区一端相接，具有第二导电类型，在所述漏区形成一漏端；所述沟道区形成在所述阱区中并和所述漂移区另一端相接，具有第一导电类型；所述源区形成在所述沟道区中，具有第二导电类型，在所述源区形成一源端；所述栅氧化层形成于沟道区上方并全部覆盖沟道区，并部分覆盖源区和漂移区；所述场氧化层形成在漂移区上，一端以所述漏区为界，另一端和所述栅氧化层相接；所述栅极形成在所述栅氧化层和场氧化层上，覆盖全部所述栅氧化层，覆盖全部或部分场氧化层；所述埋层埋在所述漂移区内，其一端与所述沟道区相连接，另一端向漏端方向横向延伸，具有第一导电类型。
【技术特征摘要】
【专利技术属性】
技术研发人员：钱文生，
申请(专利权)人：上海华虹NEC电子有限公司，
类型：发明
国别省市：31[中国|上海]
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