低阈值电压反熔丝器件制造技术

提供了独立于核心电路工艺制造技术的一次性可编程存储单元，该一次性可编程存储单元具有带有低阈值电压的反熔丝器件。具有通道晶体管和反熔丝器件的双晶体管存储单元或具有双重厚度栅氧化层的单晶体管存储单元形成在高压阱中，该高压阱是为高压晶体管形成的。反熔丝器件的阈值电压不同于存储器件的核心电路中任何晶体管的阈值电压，但是具有与核心电路中的晶体管相同的栅氧化层厚度。通道晶体管具有与核心电路中的任何晶体管的阈值电压不同的阈值电压，并且具有不同于核心电路中任何晶体管的栅氧化层厚度。通过省略用于在Ｉ／Ｏ电路中制造的高压晶体管的阈值调整注入中的一些或全部，降低反熔丝器件的阈值电压。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术概括地涉及非易失性存储器。更具体地，本专利技术涉及反熔丝器件。
技术介绍
在下面的描述中，术语MOS用于表示任何的FET或MIS晶体管、半晶体管或电容器 结构。为了简化实施方式的描述，从这里开始，对栅氧化层的引用应该被理解为包括电介质 材料、氧化物、或氧化物与电介质材料的组合。在过去的三十年中，反熔丝技术已经吸引了很多专利技术者、IC设计者和制造商的显 著关注。反熔丝是可改变到导电状态的结构，或者换句话说，反熔丝是从不导电状态改变为 导电状态的电子器件。等同地，二元状态可以是响应于电应力(如编程电压或编程电流) 的高电阻和低电阻中的任一种。反熔丝器件可以被布置在存储阵列中，由此形成普遍公知 的一次性可编程(OTP)存储器。目前的反熔丝开发集中在三维薄膜结构和特殊的金属间材料。这种反熔丝技术需 要在标准CMOS工艺中不可利用的附加的处理步骤，这阻止了反熔丝在典型的VLSI和ASIC 设计中的应用，这里，可编程性可以帮助克服不断缩短的器件寿命周期和不断上升的芯片 开发成本的问题。因此，在工业上对使用标准CMOS工艺的可靠反熔丝结构存在明显的需要。在第6，667，902号美国专利(Peng)中公开了一种可使用标准CMOS工艺制造的 反熔丝存储单元。Peng尝试通过引入连接到电容器并与字线平行前进的“行编程线(row program line) ”来改进传统的平面类DRAM型的反熔丝阵列。如果被译码，那么行编程线 可以使存取晶体管对高编程电压的暴露最小化，暴露可能通过已编程的单元以其它方式发 生。Peng在第6，671，040号美国专利中通过增加可变电压控制编程电流进一步改进了他的 阵列，可变电压控制编程电流依其所述控制栅氧化层击穿的程度，允许多电平或模拟存储 应用。图1是Peng中所公开的反熔丝存储单元的电路图，而图2和3分别示出了图1中 示出的反熔丝存储单元的平面图和剖面图。图1的反熔丝存储单元包括用于将位线BL耦 接到反熔丝器件12的底板的通路晶体管或存取晶体管10。反熔丝器件12被认为是基于栅 介质击穿的反熔丝器件。字线禹接到存取晶体管10的栅极，以打开存取晶体管10，并且 单元板电压Vcp耦接到反熔丝器件12的顶板，以对反熔丝器件12编程。从图2和3中可以看出，存取晶体管10和反熔丝器件12的布局是非常直接和简 单的。存取晶体管10的栅极14和反熔丝器件12的顶板16由跨越有源区18延伸的同一 多晶硅层构造。在每个多晶硅层下面的有源区18中形成了用于将多晶硅与下面的有源区2/15 页电隔离的薄栅氧化层20 (也称为栅介质)。在栅极14的两侧中任一侧上是扩散区22和 M，其中扩散区M耦接到位线。虽然未示出，但是本领域技术人员将理解，可以使用标准的 CMOS工艺，如侧墙隔离形成、轻掺杂扩散(LDD)以及扩散和栅硅化(diffusion and gate silicidation)。虽然广泛使用了传统的单晶体管和电容单元配置，但是由于对于高密度应 用可以获得半导体阵列面积节省，所以仅晶体管反熔丝单元是进一步期望的。这种仅晶体 管反熔丝对于使用低成本CMOS工艺制造来说应该是可靠而简单的。工业上，基于栅介质击穿的反熔丝器件作为优选的OTP或模拟的可多次编程 (MTP)的非易失性存储器正获得普及。在存储阵列中使用的或作为单独可编程单元使用的 这种反熔丝器件由至少两个区组成。第一个是高压击穿区，第二个是低压击穿区(或反熔 丝区)。图4是图1中示出的反熔丝存储单元的改进版本的剖面图。正如图1的反熔丝存 储单元一样，图4示出了双晶体管反熔丝存储单元300，其由与反熔丝晶体管串联的存取晶 体管组成。存取晶体管包括位于厚栅氧化层34上的多晶硅栅32，厚栅氧化层34本身形成 在沟道36上面。在沟道36左侧的是电连接至位线触点40的扩散区38。在沟道36右侧的 是与反熔丝晶体管共享的公共扩散区42。反熔丝晶体管包括位于薄栅氧化层46上的多晶 硅栅44，薄栅氧化层46本身形成在沟道48上。厚栅氧化层34可以对应于用于高压晶体管 的氧化层，而薄栅氧化层46可以对应于用于低压晶体管的氧化层。多晶硅栅32和44可以 被独立地控制，或者可选地可以彼此相连。例如，多晶硅栅32可以耦接到字线，而多晶硅栅 44可以耦接到受控的单元板电压(VCP)。扩散区38和42两者可以具有LDD区，依赖于待 使用的期望的工作电压，LDD区可以被相同地掺杂或不同地掺杂。形成了厚场氧化层或浅 槽隔离(STI)氧化层M或56，以使存储单元与其他存储单元和/或核心电路晶体管隔离。 共同拥有的2007年6月13日提交的第11/762，552号美国专利申请描述了可以用于非易 失性存储阵列的可选双晶体管反熔丝存储单元。在编程操作期间在大电场存在的情况下， 薄栅氧化层46旨在击穿，由此在沟道48和多晶硅栅44之间产生导电连接。该导电连接可 以被称为导电链接或反熔丝。在标准CMOS工艺中实现的这种反熔丝器件利用高压(HV)晶体管或输入/输出 (1/0)晶体管和低压(LV)晶体管或核心晶体管来实现分别厚介电区和薄介电区。HV晶体管 和LV晶体管的制造包括工艺步骤，如阱形成和阈值电压(Vt)调整注入。本领域技术人员将 理解，HV晶体管通常用于1/0电路，如输入和输出缓冲器，或者用于与可以使用LV晶体管的 核心区相比需要较低泄漏和/或较高工作电压的电路。另一方面LV晶体管通常用于核心晶 体管，或者用于例如需要高速开关性能的电路。因此，HV晶体管和LV晶体管的电特性是不 同的，因为它们为特定应用而设计。在双晶体管反熔丝存储单元30中，由多晶硅栅44组成 的反熔丝器件的Vt最小是值得期望的。因此，使用LV晶体管工艺形成反熔丝器件。如通 过示例在图4中所示，由多晶硅栅44组成的反熔丝器件形成在低压ρ-型阱(PWELL-LV) 50 中，低压P-型阱50具有专门为LV晶体管设置的掺杂浓度、Vt注入和栅氧化层厚度。由多 晶硅栅32组成的通栅形成在高压ρ-型阱(PWELL-HV) 52中，高压ρ-型阱52具有专门为HV 晶体管设置的掺杂浓度、Vt注入和栅氧化层厚度。因此，反熔丝器件的Vt将与核心晶体管 的Vt相同。减少任何存储器的成本的驱动因素是存储阵列面积。当与单晶体管存储单元(例如闪存单元)相比时，图4的双晶体管反熔丝存储单元30是相对大的存储单元。在共同拥 有的第7，402，855号美国专利中描述了单晶体管反熔丝存储单元。图5是在共同拥有的第7，402，855号美国专利中公开的单晶体管反熔丝存储单元 的剖面图。反熔丝晶体管60包括在衬底沟道区64上形成的厚度变化栅氧化层62、多晶硅 栅66、侧墙隔离68、场氧化区70、扩散区72、以及扩散区72中的LDD区74。示出位线触点 76与扩散区72电接触。厚度变化栅氧化层62由厚栅氧化层和薄栅氧化层组成，使得沟道 长度的一部分由厚栅氧化层覆盖，沟道长度的剩余部分由薄栅氧化层覆盖。从这里开始，薄 栅氧化层部分对应于单晶体管反熔丝存储单元的反熔丝器件部分，而厚栅氧化层部分对应 于单晶体管反熔丝存储单元的存取晶体管部分。通常，薄栅氧化层是氧化层击穿可以发生 的区域。另一方面与扩散区72接触的厚栅氧化层边缘限定了存取边缘，在存本文档来自技高网...

【技术保护点】
一种存储器件，包括：　　存储阵列，包括多个反熔丝存储单元，所述多个反熔丝存储单元中的每一个均包括：　　存取晶体管，具有在高压阱中形成的厚栅氧化层，所述高压阱是ｎ－型和ｐ－型中的一种，以及　　反熔丝器件，具有在所述高压阱中形成的薄栅氧化层，所述薄栅氧化层具有小于所述厚栅氧化层的厚度；以及　　核心晶体管，具有在厚度上与所述薄栅氧化层对应的栅氧化层，所述核心晶体管形成在具有与所述高压阱相同类型的低压阱中。

【技术特征摘要】
【国外来华专利技术】US 2008-4-4 61/042,511;US 2008-11-7 12/266,8281.一种存储器件，包括存储阵列，包括多个反熔丝存储单元，所述多个反熔丝存储单元中的每一个均包括存取晶体管，具有在高压阱中形成的厚栅氧化层，所述高压阱是η-型和P-型中的一 种，以及反熔丝器件，具有在所述高压阱中形成的薄栅氧化层，所述薄栅氧化层具有小于所述 厚栅氧化层的厚度；以及核心晶体管，具有在厚度上与所述薄栅氧化层对应的栅氧化层，所述核心晶体管形成 在具有与所述高压阱相同类型的低压阱中。2.如权利要求1所述的存储器件，进一步包括在另一个阱中形成的输入/输出晶体管，所述另一个阱在类型和掺杂分布方面与所述 高压阱基本相同。3.如权利要求1所述的存储器件，其中，所述反熔丝器件具有比所述核心晶体管低的 阈值电压。4.如权利要求1所述的存储器件，其中，所述厚栅氧化层包括中间氧化层和沉积在所 述中间氧化层上的所述薄栅氧化层。5.如权利要求1所述的存储器件，其中，所述薄栅氧化层热生长在第一阱的衬底表面上。6.如权利要求5所述的存储器件，其中，所述厚栅氧化层包括中间氧化层和在所述中 间氧化层和所述衬底表面之间热生长的氧化层。7.如权利要求1所述的存储器件，其中，所述存取晶体管包括电连接至位线的第一扩 散区以及电连接至所述反熔丝器件的第二扩散区。8.如权利要求7所述的存储器件，其中，所述存取晶体管具有高于所述核心晶体管和 所述反熔丝器件的阈值电压。9.如权利要求8所述的存储器件，其中，所述反熔丝器件具有厚度变化栅氧化层，所述 厚度变化栅氧化层具有对应于所述薄栅氧化层的薄部分和对应于所述厚栅氧化层的厚部 分，所述厚度变化栅氧化层形成在单个多晶硅栅的下面。10.如权利要求9所述的存储器件，其中，在所述厚度变化栅氧化层的所述厚部分和所 述存取晶体管厚栅氧化层下面的沟道区具有基本相同的Vt注入。11.如权利要求1所述的存储器件，其中，所述存取晶体管厚栅氧化层对应于厚度变化 栅氧化层的厚部分，所述反熔丝器件薄栅氧化层对应于所述厚度变化栅氧化层的薄部分， 所述厚度变化栅氧化层形成在单个多晶硅栅的下面。12.如权利要求11所述的存储器件，其中，所述反熔丝晶体管具有低于所述存取晶体 管和所述核心晶体管的阈值电压。13.—种制造存储器件的方法，包括在存储阵列电路区中注入第一阱，所述第一阱是η-型和ρ-型其中之一；在核心电路区中注入第二阱，所述第二阱与所述第一阱类型相同；为所述存储阵列电路区的所述第一阱中的存取晶体管形成第一氧化层；以及同时为所述核心电路区的所述第二阱中的核心晶体管和为所述存储阵列电路区的所 述第一阱中的反熔丝器件形成第二氧化层。14.如权利要求13所述的方法，其中，所述第一阱是高压阱，所述第二阱是低压阱。15.如权利要求13所述的方法，其中，同时形成第二氧化层的步骤包括在形成所述第 二氧化层时增加所述第一氧化层的厚度，所述第二...

【专利技术属性】
技术研发人员：沃德克库尔贾诺韦茨，
申请(专利权)人：赛鼎矽公司，
类型：发明
国别省市：CA