半导体元件及其制造方法技术

提供一种实现兼顾高导通电流和低截止电流的半导体元件及其制造方法。本发明专利技术的半导体元件具备：玻璃基板１；半导体层４，其为岛状，具有第１区域４ｃ、第２区域４ａ和第３区域４ｃ；源极区域５ａ和漏极区域５ｂ；源极电极６ａ；漏极电极６ｂ；以及栅极电极２，其控制第１区域４ｃ的导电性。第１区域４ｃ的上表面位于比第２区域４ａ和第３区域４ｂ中的第１区域４ｃ侧的端部的上表面靠近玻璃基板１侧的位置，从第２区域４ａ和第３区域４ｂ的端部的上表面到第１区域４ｃ的上表面的、在半导体层４的厚度方向上的距离相互独立地为第１区域４ｂ的厚度的１倍以上７倍以下。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及。
技术介绍
以往，作为用于驱动液晶显示装置、有机EL显示装置的像素的半导体元件，薄膜 晶体管(Thin film Transistor 以下简称TFT。)是公知的。作为TFT，一般使用非晶硅(以下简称a-Si。)等具有非晶质的沟道区域的TFT (以 下简称B-SiTFT0 )。然而，a-Si的迁移率为0. 2 0. 5cm2/Vs的程度，a-SiTFT导通特性 差。其反面是，a-Si的带隙宽，a-SiTFT的漏泄电流(截止电流)的值小。这样，a_SiTFT 虽然有截止电流的值小的优点，但是有导通电流的值小的课题。另一方面，沟道区域的至少一部分为微晶硅膜的TFT(以下简称微晶硅TFT)也是 公知的。在这里，“微晶硅膜”是指结晶质硅相和非晶质硅相混合的膜。微晶硅膜具有结晶，所以微晶硅TFT的沟道区域的迁移率为0. 7 3cm7Vs，与 a-SiTFT相比，导通电流的值大。另一方面，微晶硅膜中大量包含缺陷能级，所以包含微晶硅 膜的沟道区域与源极区域及漏极区域(n+Si膜)的接合状态差。还有，微晶硅膜与a-Si膜 相比，电阻低，带隙也窄，所以截止电流的值大。即，微晶硅TFT与a-SiTFT相比，能获得大 的导通电流，不过，有截止电流的值也大的课题。为了降低微晶硅TFT的截止电流，专利文献1中公开了活性层的厚度为IOOnm以 下的情况。在专利文献1中，在发挥活性层的功能的微晶硅膜之上，形成含有杂质的非晶质 硅膜之后，利用这些膜的蚀刻选择比，选择性地只除去非晶硅膜。专利文献1 日本特开平5-304171号公报
技术实现思路
专利技术要解决的问题专利文献1中记载的是微晶硅膜的厚度，即沟道的厚度为IOOnm以下。然而，只是 将沟道的厚度置于该范围内不能降低截止电流。还有，非晶质硅的蚀刻速率和微晶硅的蚀刻速率几乎没有差异，所以选择性地只 蚀刻非晶硅膜的事情难以实现。即，难以像专利文献1那样，层叠微晶硅膜和非晶硅膜，只 利用它们的蚀刻速率的差来控制沟道的厚度。本专利技术是为了解决上述课题而完成的，其主要目的在于提供一种截止电流的值小 的。用于解决问题的方案本专利技术的半导体元件，具备基板；活性层，其为岛状，形成于上述基板，具有第1 区域和分别位于上述第1区域两侧的第2区域和第3区域；与上述活性层的第2区域之上 相接的第1接触层和与上述活性层的第3区域之上相接的第2接触层；第1电极，其通过上 述第1接触层与上述第2区域电连接；第2电极，其通过上述第2接触层与上述第3区域电5连接；以及栅极电极，其是设置成隔着栅极绝缘膜与上述第1区域对置的栅极电极，控制上 述第1区域的导电性，其中上述第1区域的上表面位于比上述第2区域和上述第3区域中 的上述第1区域侧的端部的上表面靠近基板侧的位置，从上述第2区域和上述第3区域的 上述端部的上表面到上述第1区域的上述上表面的、在上述活性层的厚度方向上的距离相 互独立地为上述第1区域的厚度的1倍以上7倍以下。在有的实施方式中，至少上述第1区域由具有晶粒和非晶相的微晶硅膜形成。在有的实施方式中，上述微晶硅膜中的上述非晶相的体积分数为5%以上40%以 下。在有的实施方式中，上述距离为60nm以上140nm以下，上述第1区域的厚度为 20nm以上60nm以下。在有的实施方式中，上述第2区域和上述第3区域中的上述第1区域侧的端部由 微晶硅形成。在有的实施方式中，上述第2区域和上述第3区域中的上述第1区域侧的端部由 非晶质硅形成。在有的实施方式中，上述栅极电极配置在上述活性层和上述基板之间。在有的实施方式中，上述栅极电极相对于上述活性层配置在与上述基板相反的一 侧。在有的实施方式中，上述活性层从基板侧起按顺序具有第1活性层、中间层和第2 活性层，上述第1区域由上述第1活性层形成，不包含上述第2活性层，上述第2区域和上 述第3区域由上述第1活性层、上述中间层和上述第2活性层形成。在有的实施方式中，上述第1活性层和上述第2活性层是硅层，上述中间层是由硅 氧化物形成的膜。在有的实施方式中，由上述硅氧化物形成的膜的厚度为Inm以上3nm以下。本专利技术的半导体元件的制造方法，包括如下工序在基板上形成栅极电极的工序 (a)；形成覆盖上述栅极电极之上的栅极绝缘膜的工序(b)；在上述栅极绝缘膜之上形成半导 体层的工序(c)；在上述半导体层之上形成含杂质的半导体层的工序(d)；以及除去上述含杂 质的半导体层中的位于上述栅极电极之上的部分，并且除去上述半导体层中的位于上述栅极 电极之上的部分的上部，由此形成将上述半导体层中的位于上述栅极电极上的部分作为第1 区域的活性层，使上述活性层中的成为上述第1区域的部分的厚度小于上述活性层中的其它 部分的工序(e)，使上述第1区域的厚度为上述半导体层的厚度的1/8以上1/2以下。在有的实施方式中，上述工序(C)是形成上述半导体层的工序，上述半导体层从 上述栅极绝缘膜侧起按顺序具有第1半导体层、位于上述第1半导体层之上的中间层、位 于上述中间层之上的第2半导体层，上述工序(e)包括以上述第2半导体层的蚀刻速率比 上述中间层的蚀刻速率高的条件，至少除去上述第2半导体层的工序。在有的实施方式中，在上述工序(C)中，形成具有晶粒和非晶相的微晶硅膜作为 上述第1半导体层；形成微晶硅膜或非晶质硅膜作为上述第2半导体层。在有的实施方式中，上述工序(C)包括如下工序对上述第1半导体层进行氧等离 子体处理、UV处理或臭氧处理，由此氧化上述第1半导体层的表面，作为上述中间层。在有的实施方式中，上述工序(C)是形成上述半导体层的工序，上述半导体层从上述栅极绝缘膜侧起按顺序具有与上述栅极绝缘膜的上表面相接的第1半导体层、覆盖 上述第1半导体层中的至少位于上述栅极电极之上的部分的蚀刻停止膜、位于上述蚀刻停 止膜之上的第2半导体层，上述工序(e)包括以上述第2半导体层的蚀刻速率比上述蚀刻 停止膜的蚀刻速率高的条件，至少除去上述第2半导体层的工序。本专利技术的半导体元件的制造方法，包括如下工序在基板上形成栅极电极的工序 (a)；形成覆盖上述栅极电极之上的栅极绝缘膜的工序(b)；在上述栅极绝缘膜之上形成第 1半导体膜，除去上述第1半导体膜中的位于上述栅极电极之上的部分，由此形成在上述 栅极电极上具有槽部的第1半导体层的工序(C)；以及在上述具有槽部的第1半导体层之 上形成第2半导体层，形成由上述第1半导体层和上述第2半导体层形成的活性层的工序 (d)，使上述第2半导体层的厚度为上述第1半导体层的厚度的1倍以上7倍以下。在有的实施方式中，上述第1半导体层由具有晶粒和非晶相的微晶硅膜形成。本专利技术的半导体元件的制造方法，包括如下工序在基板上形成第1半导体层的 工序(a)；在上述第1半导体层之上形成含杂质的半导体层的工序(b)；在上述含杂质的半 导体层和上述第1半导体层中形成槽部，由此使上述第1半导体层和含杂质的半导体层分 离，形成第1区域和第2区域的工序(c)；形成覆盖上述第1区域、上述第2区域和上述槽部 的第2半导体层的工序(d)；以及形成覆盖上述第2半导体层的栅极绝缘膜，在隔着上述栅 极绝缘膜的上述槽部之上形成栅极电极的工序(e)，使上述第2半导体层的厚度为上述第1 半导体层的厚度的1/8以上1/2以下。在有的本文档来自技高网...

【技术保护点】
一种半导体元件，具备：基板；活性层，其为岛状，形成于上述基板，具有第１区域和分别位于上述第１区域两侧的第２区域和第３区域；与上述活性层的第２区域之上相接的第１接触层和与上述活性层的第３区域之上相接的第２接触层；第１电极，其通过上述第１接触层与上述第２区域电连接；第２电极，其通过上述第２接触层与上述第３区域电连接；以及栅极电极，其是设置成隔着栅极绝缘膜与上述第１区域对置的栅极电极，控制上述第１区域的导电性，上述第１区域的上表面位于比上述第２区域和上述第３区域中的上述第１区域侧的端部的上表面靠近基板侧的位置，从上述第２区域和上述第３区域的上述端部的上表面到上述第１区域的上述上表面的、在上述活性层的厚度方向上的距离相互独立地为上述第１区域的厚度的１倍以上７倍以下。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：守口正生，齐藤裕一，河野昭彦，
申请(专利权)人：夏普株式会社，
类型：发明
国别省市：JP[日本]