通过时钟采样进行相位关系计算制造技术

公开了与用于自动化电路设计和模拟的时钟控制信号相关的各种技术。在某些实施例中，一种方法包括在第一时间接收具有第一相位关系的异步的第一时钟信号和第二时钟信号，并在第一时钟跳变时对所述第二时钟信号采样。所述方法还包括存储样本；以及分析该样本以确定所述第二时钟信号相对于所述第一时钟信号的第一相位关系并提供该第一相位关系的表示。还描述了其它实施例。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的实施例总体上涉及自动化电路设计和/或电路模拟。
技术介绍
集成电路(IC或芯片)被用于包括例如个人计算机、嵌入式控制器、蜂窝电话、及其它通信设备的多种系统。电路设计者常常采用计算机辅助技术进行电路进行设计和模拟。已开发了诸如硬件描述语言(HDL)的标准语言来描述数字电路以辅助复杂数字电路的设计和模拟。包括但不限于VHDL和Verilog的多种硬件描述语言已逐渐成为行业标准。VHDL和Verilog是通用硬件描述语言，其允许使用抽象数据类型来定义门级、寄存器传输级(RTL)或行为级的硬件模型。随着器件工艺继续进步，已开发了各种产品设计工具以使HDL适合用于新的器件和设计风格。 在用HDL代码设计集成电路时，首先写代码并由HDL编译程序进行编译。HDL源代码在某一层级描述电路元件，且编译程序由此编译产生RTL网表。RTL网表通常是技术无关网表，因为其与特定供应商的集成电路(诸如，现场可编程门阵列(FPGA)或专用集成电路(ASIC)等)的技术/架构无关。RTL网表对应于电路元件的示意性表示(与行为表示相反)。然后执行关联(映射)操作，以从技术无关RTL网表转换到可以用来产生供应商的技术/架构中的电路的技术专用网表。FPGA供应商利用不同的技术/架构来实现其集成电路内的逻辑电路。因此，映射技术无关RTL网表以产生专用于特定供应商的技术/架构的网表。 在编写并编译HDL代码之后，将集成电路(IC或芯片)或包括多个IC的系统的设计验证至正确。不断进步的处理技术及设计尺寸和复杂性方面的迅速发展已导致对复杂电路(包括但不限于ASIC)设计进行验证存在问题，这难以使用传统模拟工具和技术来解决。当前的模拟工具的示例包括ModelSim、 VCS和NCSIM模拟工具。 结果，某些设计者使用诸如FPGA的多个IC来构造模型板。然而，仍然存在调试硬件设计的问题。当在调试期间检测到错误时，设计者可能尝试从电路分接(tap)感兴趣的信号，并使用逻辑分析器来确定错误的原因。JTAG(联合测试行动小组)是用于通过访问关于子块的信息来测试并调试集成电路的子块的著名技术。然而，这是艰难的过程且常常无效，尤其是在间歇性错误的情况下。可以使用模拟器来调试错误。然而，已经发生的错误常常难以重复和重构。此外，根据复杂性，模拟可能花费相当量的时间来到达已发生错误的点。
技术实现思路
在某些实施例中，一种方法包括在第一时间接收具有第一相位关系的异步的第一时钟信号和第二时钟信号，并在第一时钟跳变时对所述第二时钟信号采样。所述方法还包括存储样本；以及分析该样本以确定所述第二时钟信号相对于所述第一时钟信号的第一相位关系并提供该第一相位关系的表示。 在某些实施例中，一种方法包括在第一时间接收异步的第一时钟信号和第二时钟信号，其中第一时钟和第二时钟在所述第一时间具有第一相位关系。所述方法还包括根据所述第二时钟信号生成中间信号，在所述第一时钟信号跳变时对所述中间信号采样；以及处理所采样的中间信号。所述方法还包括存储经处理的所采样的中间信号的样本，并分析该样本以确定所述第二时钟信号在所述第一时间相对于所述第一时钟信号的相位关系并提供相位表示的表示。 在某些实施例中，一种方法包括接收对包括设计模块的电路的描述，所述设计模块包括由具有第一频率的第一时钟信号来进行时钟控制的第一逻辑，该第一逻辑向由具有第二频率的第二时钟信号来进行时钟控制的同步器电路输出数据信号，所述同步器电路将所述数据信号提供给第二逻辑。所述方法还包括生成附加描述，该附加描述包括对复制模块和复制第二逻辑的描述，所述复制模块包括由所述第二时钟信号进行时钟控制的延迟电路，该延迟电路用于接收并传递从所述同步器电路输出的数据信号，所述复制第二逻辑用于接收被所述延迟电路输出的数据信号。 如下所述，可以通过方法、装置、系统、芯片、软件、信号和运行软件或处理信号的计算机来实现其它实施例。附图说明 通过参考以下说明和用来示出本专利技术的实施例的附图，可以理解本专利技术的实施例。然而，本专利技术的实施例不限于这些图的细节。 图1是根据本专利技术的某些实施例的包括计算机、接口以及芯片的系统的方框图表示。 图2是根据本专利技术的某些实施例的包括计算机、制造设备、接口以及芯片的系统的方框图表示。 图3是示出了根据本专利技术的某些实施例的生成用于配置或制造芯片的文件的程序的各种方面的流程图。 图4是示出了根据本专利技术的某些实施例的使芯片工作的各种方面的流程图。 图5是示出了根据本专利技术的某些实施例的在模拟器中使用初始条件信号和输入信号的各种方面的流程图。 图6是根据本专利技术的某些实施例的芯片中的具有相关电路的逻辑和复制逻辑(r印licated logic)的方框图表示。 图7是根据本专利技术的某些实施例的芯片中的逻辑和相关电路及另一芯片中的复制逻辑和相关电路的方框图表示。 图8是根据本专利技术的某些实施例的具有相关电路的逻辑和复制逻辑的方框图表示。 图9是示出了本专利技术的某些实施例的各种方面的流程图。 图10是根据本专利技术的某些实施例的RAM硬件替代的方框图表示。 图11是根据本专利技术的某些实施例的用于确定异步时钟信号之间的相位关系的系统的方框图表示。 图12和图13均是图11的系统的时序图。 图14是根据本专利技术的某些实施例的用于确定异步时钟信号之间的相位关系的系统的方框图表示。 图15是图14的系统的时序图。 图16是根据本专利技术的某些实施例的用于确定异步时钟信号之间的相位关系的系统的方框图表示。 图17是图16的系统的时序图。 图18-图20均是根据本专利技术的某些实施例的设计模块和复制模块及相关电路的方框图表示。 图21是根据本专利技术的某些实施例的具有在快照(snapshot)解决方案中使用的电路的芯片的方框图表示。 图22是根据本专利技术的某些实施例的图19的芯片的一部分的示例的方框图表示。图23是根据本专利技术的某些实施例的图21的芯片的一部分的示例的方框图表示。图24是根据本专利技术的某些实施例的图22的电路的一部分的示例的方框图表示。图25是根据本专利技术的某些实施例的图23的电路的一部分的示例的方框图表示。图26是根据本专利技术的某些实施例的图21的芯片的一部分的示例的方框图表示。图27是根据本专利技术的某些实施例的在快照解决方案中使用的电路的方框图表示。图表示图表示图表示图28是根据本专利技术的某些实施例的在时分复用器解决方案中使用的电路的方框图29和图30均是根据本专利技术的某些实施例的用于图28的系统的时序图。图31是根据本专利技术的某些实施例的在时分复用器解决方案中使用的电路的方框图32是根据本专利技术的某些实施例的在时分复用器解决方案中使用的电路的方框图33是图32的系统的时序图。 图34示出了可以用于本专利技术的示例性计算机系统。具体实施例方式以下说明和附图是本专利技术的实施例的示例性说明且不应将其理解为限制本专利技术。描述了许多特定细节以提供对本专利技术的实施例的理解。然而，在某些情况下，未描述某些众所周知或常规细节以免使本专利技术含糊难懂。 本文所述的本专利技术的某些实施例包括在发生错误或感兴趣的其它事件之前，对有问题的逻辑设计的状态进行捕捉。本公开涵盖本专利技术的三个范畴(l)逻辑复制解决方案，(2)快照解决方案，以及(3)时分复用器解决方案。此外，存在可以用于本专利技术的任何范畴的多个专利技术特本文档来自技高网...

【技术保护点】
一种方法，该方法包括：在第一时间接收具有第一相位关系的异步的第一时钟信号和第二时钟信号；在第一时钟跳变时对所述第二时钟信号采样；存储样本；以及分析所述样本以确定所述第二时钟信号相对于所述第一时钟信号的第一相位关系并提供该第一相位关系的表示。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：RC迈克斯纳，M拉罗歇，CK额，K麦克尔文，
申请(专利权)人：新思公司，
类型：发明
国别省市：US[美国]