金属氧化物半导体电路设计及其操作方法技术

由核心晶体管制成的互补金属氧化物半导体（ＣＭＯＳ）电路能够从具有超过所述晶体管的可靠性极限的电压的ＩＯ电源可靠地操作。在实施例中，将运算放大器的偏压部分地改变成对应于所述可靠性极限的固定电压。在实施例中，开关电容器网络由包括核心晶体管的一个或一个以上放大器及开关制成，但并不将所述核心晶体管暴露于超过其可靠性极限的电压。在实施例中，运算跨导放大器（ＯＴＡ）包括核心晶体管且从ＩＯ电源操作。可使用用于移位断电信号的电平的电平移位器来避免在关断期间所述ＯＴＡ的核心晶体管的过度电压应力。可使用非电平移位装置箝位所述ＯＴＡ的输出电压及选定的内部电压，从而还避免在关断期间所述核心晶体管的过度电压应力。

【技术实现步骤摘要】
【国外来华专利技术】
本文档中所描述的设备及方法涉及电子电路设计。更明确地说，设备及方法涉及金属氧化物半导体电路，且涉及用于使所述电路断电的方法。
技术介绍
许多有源滤波器、模拟数字转换器(ADC)及用互补金属氧化物半导体(CMOS)装置制造的其它电路使用开关电容器技术来设计及实施。CMOS开关电容器电路可采用CMOS晶体管及电容器。在包括蜂窝电话的许多电子系统中，需要较高程度的系统集成，因为集成提供较低生产成本且允许将更多功能装填于较小占据面积及体积中。现代蜂窝电话除无线电话之外还具有例如游戏、视频及音乐等功能的特点。这些及其它功能可使用CMOS制造技术中的混合模拟/数字电路来实施。对高程度的集成、较低成本及较高速度的需要推动CMOS技术更深入纳米级尺度。此时，CMOS装置可使用65nm及甚至更小的特征尺寸装置来制造。CMOS装置的尺度在未来可能继续降低。当晶体管尺寸收縮到纳米级时，电源电压通常也减小以便保持电场强度恒定且确保在寿命中装置可靠性。在65 nm装置的状况下，其电源电压可降低到1.1伏且可能更低。使用低电源电压的原因在于当CMOS技术进步到较精细(或较薄)尺度/几何形状时，晶体管击穿电压减小。同时，某些设计块通常使用较高电源电压(其可为大约2.1伏或3.3伏)。所述块可包括高速通用串行总线(USB)及音频编码器解码器(CODEC)块。CODEC的最小电源电压可通过递送到扬声器的音频功率或通过由CODEC处理的最大输入信号电压来确定。USB接口块的最小电源电压可通过适用的USB规格来规定。因此，用于USB、 CODEC及其它块的电源电压的选择可受外部考虑事项的驱动。17可能需要单一半导体芯片具有两个不同类型(尺度、几何形状或尺寸)的CMOS晶体管，其中一个类型适合于在低电源电压操作且另一类型适合于较高电源电压。低电源电压晶体管(其在本文中被称作核心晶体管)具有相对薄的栅极氧化物层以增加低电压下的速度。这些晶体管可在芯片的中心部分中且可用工艺工程的最新状态来优化以获得装填密度及高性能。高电源电压晶体管通常用于与外部装置/芯片介接且因此被称作输入/输出(I/O或10)晶体管。这些晶体管大于核心晶体管，且具有相对厚的栅极氧化物层以用于可靠的高电压操作。由于集成、成本及速度限制，所以此项技术中存在提供以相对小的尺度制造但使用相对高的电源电压的CMOS电路的需要。此项技术中还存在在不使电路的个别装置过载的情况下用相对高的电源电压操作所述电路的需要。此外，此项技术中存在在单一芯片上组合两个不同类型的CMOS装置的需要，其中一个类型适合于在相对低的电源电压下操作，且另一类型适合于在相对高的电源电压下操作。
技术实现思路
本文中所揭示的实施例可通过描述用于启用以下操作的各种设计方法来解决上文所陈述的需要的一者或一者以上(1)从高电压电源操作低电压薄氧化物晶体管；(2)使用高电压电源或双电源操作开关电容器电路中的低电压薄氧化物晶体管与高电压厚氧化物晶体管的组合；及(3)用低电源电压薄氧化物晶体管替换某些高电源电压厚氧化物晶体管。(此列表可能不完全)。因此可实现低电压高速核心晶体管性能及尺寸益处同时保持高电压10厚氧化物晶体管的益处。在一实施例中， 一种运算放大器包括(1)接地轨道；(2)第一电源轨道，其经配置以连接到在所述第一电源轨道与所述接地轨道之间提供第一电源电压的第一电源；(3)第二电源轨道，其经配置以连接到在所述第二电源轨道与所述接地轨道之间提供第二电源电压的第二电源，所述第二电源电压小于所述第一电源电压；及(4)多个金属氧化物半导体晶体管，其按照小于所述第一电源电压的可靠性电压极限制造。所述多个晶体管包括第一P沟道晶体管、第二P沟道晶体管、第三P沟道晶体管、第四P沟道晶体管、第一N沟道晶体管、第二N沟道晶体管、第三N沟道晶体管及第四N沟道晶体管。所述多个晶体管中的每一晶体管具有源极、漏极及栅极。第一P沟道晶体管的源极耦合到第一电源轨道，第一P沟道晶体管的漏极耦合到第二P沟道晶体管的源极，第二P沟道晶体管的漏极耦合到第一 N沟道晶体管的漏极的漏极，第一 N沟道晶体管的源极耦合到第二N沟道晶体管的漏极，且第二N沟道晶体管的源极耦合到接地轨道。第三P沟道晶体管的源极耦合到第一电源轨道，第三P沟道晶体管的漏极耦合到第四P沟道晶体管的源极，第四P沟道晶体管的漏极耦合到第三N沟道晶体管的漏极，第三N沟道晶体管的源极耦合到第四N沟道晶体管的漏极，且第四N沟道晶体管的源极耦合到接地轨道。第二P沟道晶体管、第四P沟道晶体管、第一N沟道晶体管及第三N沟道晶体管的栅极耦合到第二电源轨道。在一实施例中， 一种开关电容器网络包括(1)共模轨道；(2)第一电源轨道，其经配置以连接到在所述第一电源轨道与所述共模轨道之间提供第一预定电源电压的第一电源；(3)第一运算跨导放大器(OTA)，其具有第一非反相输入、第一反相输入及第一输出；(4)多个开关；及(5)取样电容器，其具有第一取样电容器端子及第二取样电容器端子。所述多个开关中的每一开关由互补NMOS/PMOS晶体管对制成，其中所述每一开关的每一晶体管按照预定可靠性电压极限制造。第一 OTA连接到第一电源轨道及共模轨道以从第一电源获得操作功率。所述预定可靠性电压极限小于第一预定电源电压。在一实施例中， 一种开关电容器网络包括U)接地轨道；(2)电源轨道，其经配置以连接到在所述电源轨道与所述接地轨道之间提供预定电源电压的电源；(3)第一运算跨导放大器(OTA)，其具有第一非反相输入、第一反相输入及第一输出，所述第一OTA连接到所述电源轨道及所述接地轨道以从所述电源获得操作功率；(4)取样电容器；及(5)多个开关。所述多个开关包括多个单一晶体管开关及包含互补NMOS/PMOS晶体管对的第一开关，每一开关的每一晶体管按照可靠性电压极限制造。所述可靠性电压极限小于预定电源电压。在实施例中， 一种运算跨导放大器包括(1)接地轨道；(2)第一电源轨道，其经配置以连接到经配置以在所述电源轨道与所述接地轨道之间提供预定电源电压的第一电源；(3)第一多个金属氧化物半导体晶体管，其按照小于预定电源电压的可靠性电压极限制造；(4)第二多个金属氧化物半导体晶体管，其按照小于预定电源电压的可靠性电压极限制造，所述第二多个晶体管介入于所述第一多个晶体管与接地轨道之间，所述第二多个晶体管经配置以响应于第一断电信号而选择性地连接所述第一多个晶体管与接地轨道及将其断开连接，所述第一断电信号在第一低电压电平与第一高电压电平之间改变；(5)电平移位电路，其经配置以从第一断电信号产生第二断电信号，所述第二断电信号响应于处于第一高电压电平的第一断电信号而处于第二低电压电平，所述第二断电信号响应于处于第一高电压电平的第一断电信号而处于第二低电压电平，第二高电压电平不同于第一高电压电平，第二低电压电平不同于第一低电压电平；及(6)第三多19个金属氧化物半导体晶体管，其按照小于预定电源电压的可靠性电压极限制造，所述第三多个晶体管介入于所述第一多个晶体管与电源轨道之间，所述第三多个晶体管经配置以响应于第二断电信号而选择性地连接所述第一多个晶体管与电源轨道及将其断开连接。所述第一多个晶体管响应于处于第一低电压电平的第一断电信号而与电源轨道及本文档来自技高网...

【技术保护点】
一种运算放大器，其包含：　接地轨道；　第一电源轨道，其经配置以连接到第一电源，所述第一电源在所述第一电源轨道与所述接地轨道之间提供第一电源电压；　第二电源轨道，其经配置以连接到第二电源，所述第二电源在所述第二电源轨道与所述接地轨道之间 提供第二电源电压，所述第二电源电压小于所述第一电源电压；以及　多个金属氧化物半导体晶体管，其按照小于所述第一电源电压的可靠性电压极限制造；　其中：　所述多个晶体管包含第一Ｐ沟道晶体管、第二Ｐ沟道晶体管、第三Ｐ沟道晶体管、第四Ｐ沟道晶体 管、第一Ｎ沟道晶体管、第二Ｎ沟道晶体管、第三Ｎ沟道晶体管及第四Ｎ沟道晶体管，所述多个晶体管中的每一晶体管包含源极、漏极及栅极；　所述第一Ｐ沟道晶体管的所述源极耦合到所述第一电源轨道，所述第一Ｐ沟道晶体管的所述漏极耦合到所述第二Ｐ沟道晶体管 的所述源极，所述第二Ｐ沟道晶体管的所述漏极耦合到所述第一Ｎ沟道晶体管的所述漏极的所述漏极，所述第一Ｎ沟道晶体管的所述源极耦合到所述第二Ｎ沟道晶体管的所述漏极，且所述第二Ｎ沟道晶体管的所述源极耦合到所述接地轨道；　所述第三Ｐ沟道晶体管的所述 源极耦合到所述第一电源轨道，所述第三Ｐ沟道晶体管的所述漏极耦合到所述第四Ｐ沟道晶体管的所述源极，所述第四Ｐ沟道晶体管的所述漏极耦合到所述第三Ｎ沟道晶体管的所述漏极，所述第三Ｎ沟道晶体管的所述源极耦合到所述第四Ｎ沟道晶体管的所述漏极，且所述第四Ｎ沟道晶体管的所述源极耦合到所述接地轨道；　所述第二Ｐ沟道晶体管、所述第四Ｐ沟道晶体管、所述第一Ｎ沟道晶体管及所述第三Ｎ沟道晶体管的所述栅极耦合到所述第二电源轨道。...

【技术特征摘要】
【国外来华专利技术】US 2007-3-30 60/909,409;US 2008-3-26 12/056,1371.一种运算放大器，其包含接地轨道；第一电源轨道，其经配置以连接到第一电源，所述第一电源在所述第一电源轨道与所述接地轨道之间提供第一电源电压；第二电源轨道，其经配置以连接到第二电源，所述第二电源在所述第二电源轨道与所述接地轨道之间提供第二电源电压，所述第二电源电压小于所述第一电源电压；以及多个金属氧化物半导体晶体管，其按照小于所述第一电源电压的可靠性电压极限制造；其中所述多个晶体管包含第一P沟道晶体管、第二P沟道晶体管、第三P沟道晶体管、第四P沟道晶体管、第一N沟道晶体管、第二N沟道晶体管、第三N沟道晶体管及第四N沟道晶体管，所述多个晶体管中的每一晶体管包含源极、漏极及栅极；所述第一P沟道晶体管的所述源极耦合到所述第一电源轨道，所述第一P沟道晶体管的所述漏极耦合到所述第二P沟道晶体管的所述源极，所述第二P沟道晶体管的所述漏极耦合到所述第一N沟道晶体管的所述漏极的所述漏极，所述第一N沟道晶体管的所述源极耦合到所述第二N沟道晶体管的所述漏极，且所述第二N沟道晶体管的所述源极耦合到所述接地轨道；所述第三P沟道晶体管的所述源极耦合到所述第一电源轨道，所述第三P沟道晶体管的所述漏极耦合到所述第四P沟道晶体管的所述源极，所述第四P沟道晶体管的所述漏极耦合到所述第三N沟道晶体管的所述漏极，所述第三N沟道晶体管的所述源极耦合到所述第四N沟道晶体管的所述漏极，且所述第四N沟道晶体管的所述源极耦合到所述接地轨道；所述第二P沟道晶体管、所述第四P沟道晶体管、所述第一N沟道晶体管及所述第三N沟道晶体管的所述栅极耦合到所述第二电源轨道。2. 根据权利要求1所述的运算放大器，其中所述第一电源电压在2.1与2.3伏之间；且所述第二电源电压在1.2与1.4伏之间。3. 根据权利要求2所述的运算放大器，其中所述第一电源轨道连接到所述第一电源且 所述第二电源轨道连接到所述第二电源，以使得所述第一电源电压存在于所述第一 电源轨道与所述接地轨道之间，且使得所述第二电源电压存在于所述第二电源轨道 与所述接地轨道之间。4. 根据权利要求2所述的运算放大器，其进一步包含第一米勒电容器及第二米勒电容 器，其中所述多个晶体管进一步包含第五P沟道晶体管、第六P沟道晶体管、第五N沟 道晶体管、第六N沟道晶体管及第七N沟道晶体管；所述第五P沟道晶体管及所述第六P沟道晶体管的所述源极耦合到所述第一电源 轨道，所述第五P沟道晶体管的所述栅极耦合到所述第六P沟道晶体管的所述栅极， 所述第五P沟道晶体管的所述漏极耦合到所述第五N沟道晶体管的所述漏极，所 述第六P沟道晶体管的所述漏极耦合到所述第六N沟道晶体管的所述漏极，所述 第五N沟道晶体管及所述第六N沟道晶体管的所述源极耦合到所述第七N沟道晶 体管的所述漏极，所述第七N沟道晶体管的所述栅极耦合到所述第二 N沟道晶体 管及所述第四N沟道晶体管的所述栅极，所述第一 P沟道晶体管的所述栅极耦合 到所述第六P沟道晶体管的所述漏极，所述第三P沟道晶体管的所述栅极耦合到所 述第五P沟道晶体管的所述漏极，所述第一米勒电容器耦合于所述第三P沟道晶体 管的所述栅极与所述第四P沟道晶体管的所述漏极之间，且所述第二米勒电容器耦 合于所述第一 P沟道晶体管的所述栅极与所述第二 P沟道晶体管的所述漏极之间。5. 根据权利要求4所述的运算放大器，其中所述多个晶体管中的所述每一晶体管为互 补金属氧化物半导体(CMOS)晶体管且所述可靠性电压极限大体上与所述第二电 源电压相同。6. 根据权利要求5所述的运算放大器，其中所述每一晶体管以大约65纳米技术进行 制造。7. 根据权利要求l所述的运算放大器，其中所述第一电源电压小于所述第二电源电压的两倍。8. —种开关电容器网络，其包含共模轨道；第一电源轨道，其经配置以连接到第一电源，所述第一电源在所述第一电源轨道 与所述共模轨道之间提供第一预定电源电压；第一运算跨导放大器(OTA)，其包含第一非反相输入、第一反相输入及第一输 出；多个开关；以及取样电容器，其包含第一取样电容器端子及第二取样电容器端子； 其中-所述多个开关中的每一开关包含互补NMOS/PMOS晶体管对，所述每一开关的 每一晶体管按照预定可靠性电压极限制造；所述第一 OTA连接到所述第一电源轨道及所述共模轨道以从所述第一电源获得 操作功率；且所述预定可靠性电压极限小于所述第一预定电源电压。9. 根据权利要求8所述的开关电容器网络，其进一步包含-第二OTA，所述第二OTA包含第二非反相输入、第二反相输入及第二输出，所 述第二 OTA连接到所述第一电源轨道及所述共模轨道以从所述第一电源获得操作 功率；其中所述第一 OTA进一步包含按照所述第一预定可靠性电压极限制造的第一多个晶 体管；且所述第二 OTA进一步包含按照所述预定可靠性电压极限制造的第二多个晶体 管。10. 根据权利要求9所述的开关电容器网络，其进一步包含第二电源轨道，其经配置以连接到第二电源，所述第二电源在所述第二电源轨道 与所述共模轨道之间提供第二预定电源电压；以及非重叠时钟产生器，其耦合到所述多个开关以控制所述多个开关，所述非重叠时钟产生器耦合到所述第二电源轨道及到所述共模轨道以从所述第二电源获得操作 功率； 其中所述多个开关连接到所述第二电源轨道及所述共模轨道以从所述第二电源获得 操作功率；所述多个开关包含第一开关、第二开关、第三开关及第四开关； 所述第一开关耦合于所述第二输出与所述第一取样电容器端子之间； 所述第二开关耦合于所述共模轨道与所述第一取样电容器端子之间； 所述第三开关耦合于所述共模轨道与所述第二取样电容器端子之间且 所述第四开关耦合于所述第二取样电容器端子与所述第一反相输入之间。11. 根据权利要求IO所述的开关电容器网络，其进一步包含第一电容器，其耦合于所述第一反相输入与所述第一输出之间；以及 第二电容器，其耦合于所述第二反相输入与所述第二输出之间。12. 根据权利要求11所述的开关电容器网络，其中-所述第一电源电压在2.1与2.3伏之间； 所述可靠性电压极限在1.2与1.4伏之间；且 所述第二电源电压在1.2与1.4伏之间。13. 根据权利要求11所述的开关电容器网络，其中所述第一电源电压小于所述可靠性 电压极限的两倍。14. 根据权利要求13所述的开关电容器网络，其中所述每一开关的所述每一晶体管为以65纳米技术制造的互补金属氧化物半导体 (CMOS)晶体管；所述第一多个晶体管中的每一晶体管为以65纳米技术制造的CMOS晶体管；且 所述第二多个晶体管中的每一晶体管为以65纳米技术制造的CMOS晶体管。15. 根据权利要求13所述的开关电容器网络，其中所述第一电源轨道连接到所述第一 电源以使得所述第一预定电源电压存在于所述第一电源轨道与所述共模轨道之间，且所述第二电源轨道连接到所述第二电源以使得所述第二预定电源电压存在于所 述第二电源轨道与所述共模轨道之间。16. —种开关电容器网络，其包含共模轨道；电源轨道，其经配置以连接到电源，所述电源在所述电源轨道与所述共模轨道之间提供预定电源电压；第一运算跨导放大器(OTA)，其包含第一非反相输入、第一反相输入及第一输出，所述第一 OTA连接到所述电源轨道及所述共模轨道以从所述电源获得操作功 率；取样电容器，其包含第一端子及第二端子；以及包含互补NMOS/PMOS晶体管对的第一开关、第二开关、第三开关及第四开关； 其中所述第一及第二开关的每一晶体管为按照第一可靠性电压极限制造的厚氧化物 开关，所述第三及第四开关的每一晶体管为按照第二可靠性电压极限制造的薄氧化 物开关，所述第一可靠性电压极限高于所述第二可靠性电压极限，所述第二可靠性 电压极限小于所述预定电源电压。17. 根据权利要求16所述的开关电容器网络，其中所述第一OTA进一步包含按照所述 第二可靠性电压极限制造的第一多个晶体管。18. 根据权利要求17所述的开关电容器网络，其进一步包含第二 OTA，其包含第二非反相输入、第二反相输入、第二输出及按照所述第二 可靠性电压极限制造的第二多个晶体管，所述第二 OTA连接到所述电源轨道及所 述共模轨道以从所述电源获得操作功率；第一电容器，其耦合于所述第一反相输入与所述第一输出之间；以及第二电容器，其耦合于所述第二反相输入与所述第二输出之间；其中-所述第一开关耦合于所述第二输出与所述第一端子之间； 所述第二开关耦合于所述共模轨道与所述第一端子之间； 所述第三开关耦合于所述共模轨道与所述第二端子之间；且所述第四开关耦合于所述第二端子与所述第一反相输入之间。19. 根据权利要求18所述的开关电容器网络，其中所述预定电源电压在2.1与2.3伏之间； 所述第一可靠性电压极限在2.1与2.3伏之间；且 所述第二可靠性电压极限在1.2与1.4伏之间。20. 根据权利要求18所述的开关电容器网络，其中所述预定电源电压小于所述第二可 靠性电压极限的两倍。21. 根据权利要求20所述的开关电容器网络，其中所述第三及第四开关的每一晶体管为以65纳米技术制造的互补金属氧化物半导 体(CMOS)晶体管；所述第一多个晶体管中的每一晶体管为以65纳米技术制造的CMOS晶体管且 所述第二多个晶体管中的每一晶体管为以65纳米技术制造的CMOS晶体管。22. 根据权利要求20所述的开关电容器网络，其中所述电源轨道连接到所述电源以使 得所述预定电源电压存在于所述电源轨道与所述共模轨道之间。23. —种运算跨导放大器，其包含接地轨道；第一电源轨道，其经配置以连接到经配置以在所述电源轨道与所述接地轨道之间 提供预定电源电压的第一电源；第一多个金属氧化物半导体晶体管，其按照小于所述预定电源电压的可靠性电压 极限制造；第二多个金属氧化物半导体晶体管，其按照小于所述预定电源电压的可靠性电压 极限制造，所述第二多个晶体管介入于所述第一多个晶体管与所述接地轨道之间， 所述第二多个晶体管经配置以响应于第一断电信号而选择性地连接所述第一多个 晶体管与所述接地轨道及将其断开连接，所述第一断电信号在第一低电压电平与第 一高电压电平之间改变；电平移位电路，其经配置以从所述第一断电信号产生第二断电信号，所述第二断电信号响应于处于所述第一高电压电平的所述第一断电信号而处于第二低电压电 平，所述第二断电信号响应于处于所述第一高电压电平的所述第一断电信号而处于 第二低电压电平，第二高电压电平不同于所述第一高电压电平，所述第二低电压电 平不同于所述第一低电压电平；以及第三多个金属氧化物半导体晶体管，其按照小于所述预定电源电压的可靠性电压 极限制造，所述第三多个晶体管介入于所述第一多个晶体管与所述电源轨道之间， 所述第三多个晶体管经配置以响应于所述第二断电信号而选择性地连接所述第一 多个晶体管与所述电源轨道及将其断开连接；其中所述第一多个晶体管响应于处于所述第一低电压电平的所述第一断电信号 而与所述电源轨道及所述接地轨道断开连接。24. 根据权利要求23所述的运算跨导放大器，其中所述第二高电压电平等于大约所述预定电源电压；且 所述第二低电压电平等于大约所述可靠性电压极限。25. 根据权利要求24所述的运算跨导放大器，其中所述第一高电压电平等于大约所述可靠性电压极限；且 所述第一低电压电平等于大约接地电位。26. 根据权利要求25所述的运算跨导放大器，其中所述第一多个晶体管包含第一P沟道晶体管、第二P沟道晶体管、第三P沟道 晶体管、第四P沟道晶体管、第五P沟道晶体管、第六P沟道晶体管、第七P沟 道晶体管、第八P沟道晶体管、第九P沟道晶体管、第一N沟道晶体管、第二N 沟道晶体管、第三N沟道晶体管、第四N沟道晶体管、第五N沟道晶体管、第六 N沟道晶体管、第七N沟道晶体管、第八N沟道晶体管、第九N沟道晶体管及第 十N沟道晶体管；所述第二多个晶体管包含第十一N沟道晶体管、第十二N沟道晶体管、第十三 N沟道晶体管、第十四N沟道晶体管及第十五N沟道晶体管；所述第三多个晶体管包含第十P沟道晶体管、第十一 P沟道晶体管、第十二 P 沟道晶体管、第十三P沟道晶体管及第十四P沟道晶体管；所述第一、第二及第三多个晶体管中的每一晶体管包含源极、漏极及栅极；所述第十一、第十二、第十三、第十四及第十五N沟道晶体管的所述栅极经耦 合以接收所述第一断电信号；且所述第十、第十一、第十二、第十三及第十四P沟道晶体管的所述栅极耦合到所 述电平移位电路以接收所述第二断电信号。27.根据权利要求26所述的运算跨导放大器，其中所述第十、第十一、第十二、第十三及第十四P沟道晶体管的所述源极耦合到所 述电源轨道，所述第十四P沟道晶体管的所述漏极耦合到所述第七P沟道晶体管的 所述源极，所述第七P沟道晶体管的所述漏极耦合到所述第九P沟道晶体管的所述 源极，所述第九P沟道晶体管的所述漏极耦合到所述第九N沟道晶体管的所述漏 极，所述第九N沟道晶体管的所述源极耦合到所述第七N沟道晶体管的所述漏极， 所述第七N沟道晶体管的所述源极耦合到所述第五N沟道晶体管的所述漏极，所 述第五N沟道晶体管的所述源极耦合到所述第十五N沟道晶体管的所述漏极，所 述第十五N沟道晶体管的所述源极耦合到所述接地轨道，所述第十三P沟道晶体 管的所述漏极耦合到所述第六P沟道晶体管的所述源极，所述第六P沟道晶体管的 所述漏极耦合到所述第八P沟道晶体管的所述源极，所述第八P沟道晶体管的所述 漏极耦合到所述第八N沟道晶体管的所述漏极，所述第八N沟道晶体管的所述源 极耦合到所述第六N沟道晶体管的所述漏极，所述第六N沟道晶体管的所述源极 耦合到所述第五N沟道晶体管的所述漏极，所述第十二 P沟道晶体管的所述漏极 耦合到所述第四...

【专利技术属性】
技术研发人员：苗国庆，赛福拉巴扎亚尼，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：US[美国]