基于自学习的芯片可靠性测试干扰同步方法及相关设备技术

本申请提供一种基于自学习的芯片可靠性测试干扰同步方法及相关设备，通过在接收芯片执行敏感指令前输出的同步干扰指令后，进行自学习干扰延时，并触发干扰源生成干扰信号，在自学习的过程中，若等待周期内未接收到芯片的运行状况信号，则认为芯片在干扰信号下运行异常，并向芯片发送异常确认信号；芯片在接收到异常确认信号后，重置错误的敏感指令，继续进行干扰延时的自学习过程，当接收到的同步干扰指令的次数达到预设次数，且自学习后的干扰延时不小于执行周期，根据所有干扰延时下的异常次数，生成芯片的测试结果。本申请无需使用示波器或手动修改延时参数，自适应调整干扰信号产生时间，进一步提高干扰环境下芯片可靠性问题检测自动化效率。

【技术实现步骤摘要】

本申请涉及测试，特别涉及一种基于自学习的芯片可靠性测试干扰同步方法及相关设备。

技术介绍

1、目前，感性负载、继电器等在启动或运行过程产生的干扰对家电设备的“大脑”主控芯片会产生很强的冲击。家电产品一般需要对芯片各类端口进行快速瞬变发生器生成干扰脉冲群进行周期性的冲击实验，符合gb-t 17626.4-2008等相应标准后方可进入市场。

2、干扰脉冲群冲击实验虽能一定程度发现干扰环境下芯片可靠性问题，但是其实验时干扰信号输入时间与芯片敏感指令执行时间是异步的，干扰信号无法对敏感指令产生影响，从而导致很多被检测合格的产品，进入市场后才逐渐暴露出问题。

技术实现思路

1、有鉴于此，本申请提供一种基于自学习的芯片可靠性测试干扰同步方法及相关设备，提高干扰环境下芯片可靠性问题检测的自动化效率，并降低操作难度，节省人力、时间成本。

2、本申请第一方面提供了一种基于自学习的芯片可靠性测试干扰同步方法，包括：

3、接收芯片的同步干扰指令；其中，所述芯片按照执行周期执行敏感指令，并在执行敏本文档来自技高网...

【技术保护点】

1.一种基于自学习的芯片可靠性测试干扰同步方法，其特征在于，包括：

2.根据权利要求1所述的基于自学习的芯片可靠性测试干扰同步方法，其特征在于，所述若所述第二干扰延时不小于执行周期，则根据所有第一干扰延时下的异常次数，生成所述芯片的测试结果，包括：

3.根据权利要求1所述的基于自学习的芯片可靠性测试干扰同步方法，其特征在于，所述若所述第二干扰延时不小于执行周期，则根据所有第一干扰延时下的异常次数，生成所述芯片的测试结果之后，还包括：

4.根据权利要求3所述的基于自学习的芯片可靠性测试干扰同步方法，其特征在于，所述若芯片的测试结果表明芯片异常，则根据所述...

【技术特征摘要】

1.一种基于自学习的芯片可靠性测试干扰同步方法，其特征在于，包括：

2.根据权利要求1所述的基于自学习的芯片可靠性测试干扰同步方法，其特征在于，所述若所述第二干扰延时不小于执行周期，则根据所有第一干扰延时下的异常次数，生成所述芯片的测试结果，包括：

3.根据权利要求1所述的基于自学习的芯片可靠性测试干扰同步方法，其特征在于，所述若所述第二干扰延时不小于执行周期，则根据所有第一干扰延时下的异常次数，生成所述芯片的测试结果之后，还包括：

4.根据权利要求3所述的基于自学习的芯片可靠性测试干扰同步方法，其特征在于，所述若芯片的测试结果表明芯片异常，则根据所述芯片在每一个第一干扰延时下对应的异常次数生成正态...

【专利技术属性】
技术研发人员：倪茂，陈明，郝晓冉，张义恒，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：