半导体装置制造方法及图纸

一种半导体装置，包括：一沟道区；一栅介电层，位于该沟道区之上；一栅电极，位于该栅介电层之上；一第一源极／漏极区，邻近该栅介电层，其中该第一源极／漏极区具有一第一导电性，而至少该沟道区与该第一源极／漏极区之一包括一超晶格结构；以及一第二源极／漏极区，位于该沟道区内该第一源极／漏极区的相反侧，其中该第二源极／漏极区具有与该第一导电性相反的一第二导电性，而至少该沟道区与该第二源极／漏极区之一包括另一超晶格结构。本发明专利技术具有超晶格结构隧道型ＦＥＴ超越了公知ＭＯＳＦＥＴ的次临界摆幅限制，也可降低起因于栅极漏电流的漏电流，还也可解决常见于具有低漏电流装置中的低开启电流问题。

【技术实现步骤摘要】

本专利技术涉及半导体装置，且特别涉及具有超晶格沟道(superlattice channel) 的隧道型场效应晶体管(tunnel field-effect transistors, tunnel FETs)。
技术介绍
对于90纳米或90纳米以下的集成电路技术中，金属氧化物半导体 (metal-oxide-semiconductor, MOS)装置为决定性技术。依据栅电压Vg以及 源极-漏极电压Vds的状态，金属氧化物半导体装置可于线性区(linear region)、饱和区(saturation region)以及次临界区(sub-threshold region)等三个区 域下运行。次临界区域为当栅电压Vg小于临界电压Vt时的一区域。而次临 界摆幅(sub-threshold swing)显示了关闭晶体管电流的难易度，因而可作为判 定MOS装置速度与功率的重要指标。次临界摆幅可采用n^kT/q的函数表示， 其中m为相关于电容值的参数。在室温下，公知CMOS装置具有约 60mV/decade的次临界摆幅限制，其进而标定为运行电压VDD以及临界电 压Vt的限制。如此的限制起因于载本文档来自技高网...

【技术保护点】
一种半导体装置，包括：　一沟道区；　一栅介电层，位于该沟道区之上；　一栅电极，位于该栅介电层之上；　一第一源极／漏极区，邻近该栅介电层，其中该第一源极／漏极区具有一第一导电性，而至少该沟道区与该第一源极／漏极区之一包括一超晶格结构； 以及　一第二源极／漏极区，位于该沟道区内该第一源极／漏极区的相反侧，其中该第二源极／漏极区具有与该第一导电性相反的一第二导电性，而至少该沟道区与该第二源极／漏极区之一包括另一超晶格结构。

【技术特征摘要】
US 2008-9-5 12/205,5851.一种半导体装置，包括一沟道区；一栅介电层，位于该沟道区之上；一栅电极，位于该栅介电层之上；一第一源极/漏极区，邻近该栅介电层，其中该第一源极/漏极区具有一第一导电性，而至少该沟道区与该第一源极/漏极区之一包括一超晶格结构；以及一第二源极/漏极区，位于该沟道区内该第一源极/漏极区的相反侧，其中该第二源极/漏极区具有与该第一导电性相反的一第二导电性，而至少该沟道区与该第二源极/漏极区之一包括另一超晶格结构。2. 如权利要求1所述的半导体装置，其中该沟道区包括该超晶格结构，而该第一源极/漏极区与该第二源极/漏极区包括非超晶格结构。3. 如权利要求1所述的半导体装置，其中该第一源极/漏极区包括该超晶格结构，而该沟道区包括一非超晶格结构。4. 一种半导体装置，包括一超晶格沟道区； *一栅介电层，位于该超晶格沟道区之上；一栅电极，位于该栅介电层之上；一第一源极/漏极区，邻近该栅介电层，其中该第一源极/漏极区具有一第一导电性；以及一第二源极/漏极区，邻近该栅介电层，其中该第二源极/漏极区具有一第二导电性，而该超晶格沟道区位于该第一源极/漏极区与该第二源极/漏极区之间。5. 如权利要求4所述的半导体装置，其中该超晶格沟道区未经过掺杂。6. 如权利要求4所述的半导体装置，其中该第一源极/漏极区与该第二源极/漏极区包括与该超晶格沟道区相同的半导体材料。7. 如权利要求4所述的半导...

【专利技术属性】
技术研发人员：克里希纳库玛布沃卡，王静亚，后藤贤一，李文钦，卡罗斯H迪雅兹，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]