具有金属栅极堆叠的集成电路与其形成方法技术

本发明专利技术提供一种具有金属栅极堆叠的集成电路与其形成方法，该集成电路包括半导体基板；栅极堆叠位于半导体基板上，其中栅极堆叠包括高介电材料层与位于高介电材料层上的第一金属层；以及凸起的源极／漏极区位于栅极堆叠的侧壁上，且凸起的源极／漏极区由外延法形成；其中半导体基板包括硅锗特征位于凸起的源极／漏极区下。本发明专利技术能够解决层间介电层中的孔洞所造成的问题。

【技术实现步骤摘要】

本专利技术涉及集成电路，更特别涉及其凸起的源极/漏极结构。
技术介绍
当半导体元件如金属氧化物半导体场效应晶体管(MOSFET)的尺寸随着不同的技 术节点越来越小，可采用高介电材料及金属以形成栅极堆叠。如此一来，位于半导体基板上 的层间介电层将填入相邻的栅极堆叠间的区域。然而高密度的栅极阵列其脚距(Pitch)过 小，使层间介电层难以有效填入相邻的栅极堆叠间的区域。如此一来，层间介电层内将产生 孔洞，造成金属残留或开触(open contact)。综上所述，目前急需新的结构及对应的形成方 法以解决层间介电层中的孔洞所造成的问题。
技术实现思路
为克服现有技术的缺陷，本专利技术提供一种具有金属栅极堆叠的集成电路，包括半 导体基板；栅极堆叠位于半导体基板上，其中栅极堆叠包括高介电材料层与位于高介电材 料层上的第一金属层；以及凸起的源极/漏极区位于栅极堆叠的侧壁上，且凸起的源极/漏 极区由外延法形成；其中半导体基板包括硅锗特征位于凸起的源极/漏极区下。本专利技术也提供一种具有金属栅极堆叠的集成电路，包括半导体基板；N型金属氧 化物半导体晶体管形成于半导体基板上，其中N型金属氧化物半导体晶体管包括第一栅极 堆叠，具有高介电材料层与第一金属层位于高介电材料层上；第一栅极间隔物位于第一栅 极堆叠的侧壁上；以及第一凸起的源极及第一凸起的漏极，于水平方向接触第一栅极间隔 物的侧壁；以及P型金属氧化物半导体晶体管形成于半导体基板上，其中P型金属氧化物 半导体晶体管包括第二栅极堆叠，具有第二高介电材料层与第二金属层位于高介电材料 层上；第二栅极间隔物位于第二栅极堆叠的侧壁上；以及第二凸起的源极及第二凸起的漏 极，于水平方向接触第二栅极间隔物的侧壁。本专利技术还提供一种具有金属栅极堆叠的集成电路的形成方法，包括形成牺牲栅极 堆叠于半导体基板上；对准牺牲栅极堆叠，形成外延硅锗的源极及漏极于该半导体基板中； 以及形成栅极间隔物于牺牲栅极堆叠的侧壁上；以及接着对准栅极间隔物，进行外延工艺 以形成凸起的源极与凸起的漏极，且凸起的源极及凸起的漏极于水平方向接触该栅极间隔 物的侧壁。本专利技术能够解决层间介电层中的孔洞所造成的问题。 附图说明图1是本专利技术一实施例中的半导体元件的剖视图；图2是本专利技术一实施例中具有金属栅极堆叠的半导体结构的剖视图；以及图3 图6是本专利技术另一实施例中，形成具有金属栅极堆叠的半导体结构的流程 剖视图。并且，上述附图中的附图标记说明如下50、100、150 半导体元件；52、102 半导体基板；54、104 栅极堆叠；56、 114b 源极/漏极；58、112 栅极间隔物；60、122 蚀刻停止层；62、124 层间介电层； 64 孔洞；102a NMOS晶体管区；102b PMOS晶体管区；104a 匪OS栅极堆叠；104b PMOS栅极堆叠；106 高介电材料层；108 导电层；110 硬掩模层；114 第一源极/漏 极；114a LDD区；116 凸起的源极/漏极；118 第二栅极间隔物；120 浅沟槽隔离； 152 硅化物层。具体实施例方式可以理解的是，下述内容提供多种实施例以说明本专利技术的多种特征。为了简化说 明，将采用特定的实施例、单元、及组合方式说明。然而这些特例并非用以限制本专利技术。此 外为了简化说明，本专利技术在不同附图中采用相同附图标记标示不同实施例的类似元件，但 上述重复的附图标记并不代表不同实施例中的元件具有相同的对应关系。举例来说，形成 某一元件于另一元件上包含了两元件为直接接触，或者两者间隔有其他元件这两种情况。图1是本专利技术一实施例中的半导体元件50的剖视图，其包括半导体基板52及一 或多个位于半导体基板52上的栅极堆叠54。半导体结构50也包含源极/漏极56于半导 体中，且位于每一栅极堆叠两侧上。每一栅极堆叠54包含高介电材料层与形成于高介电材 料层上的导电层，还包含位于导电层上的硬掩模层。半导体元件还包含栅极间隔物58于栅 极堆叠的侧壁上。此外，蚀刻停止层60是形成于对应的栅极堆叠顶部及间隔物的侧壁上。 层间介电层62则形成于栅极堆叠上以及相邻的栅极堆叠之间的空隙(gap)。当栅极堆叠之 间的空隙尺寸太小时，层间介电层62将无法完全填满空隙而形成孔洞(void)64。这将造成 金属残留及开触。在一实施例中，栅极堆叠的导电层包含多晶硅。在另一实施例中，栅极堆 叠的导电层包含金属层，以及位于金属层上的多晶硅层。图2是本专利技术一实施例中具有金属栅极堆叠的半导体结构100的剖视图，其包括 半导体基板102及一或多个位于半导体基板102上的栅极堆叠104。每一栅极堆叠104包 含高介电材料层106与形成于高介电材料层106上的导电层108，还包含位于导电层108上 的硬掩模层110。半导体元件还包含栅极间隔物112于栅极堆叠104的侧壁上。在一实施 例中，导电层108包含多晶硅。在另一实施例中，导电层108包含金属层，及位于金属层上 的多晶硅层。半导体元件100也包含第一源极/漏极114形成于基板中并未于每一栅极堆叠的 两侧上。此外，凸起的源极/漏极特征116是形成于半导体基板上，分别于水平方向接触栅 极间隔物且于垂直方向接触第一源极/漏极，如图2所示。凸起的源极/漏极特征116的 形成方法为外延工艺，其形成顺序在形成栅极间隔物之后。在一实施例中，凸起的源极/漏 极特征为硅，其形成方法为外延硅工艺。如此一来，结晶硅将形成于第一源极/漏极上。在 一实施例中，凸起的源极/漏极其厚度为约200埃。在另一实施例中，凸起的源极/漏极其 厚度约介于100埃至400埃之间。由于形成顺序晚于栅极间隔物，凸起的源极/漏极将填 入相邻的栅极堆叠间的空隙中较低的部分，如图2所示。在一实施例中，第一栅极/源极包括轻掺杂漏极(LDD)及重掺杂源极/漏极。在 另一实施例中，栅极堆叠侧壁上的间隔物包含第一栅极间隔物112，且还包含第二栅极间隔物118，其中LDD对准栅极堆叠的侧壁外缘，而重掺杂源极/漏极对准第一栅极间隔物112的外缘，而凸起的源极/漏极则对准第二栅极间隔物118的外缘。在一工艺中，LDD的形成 顺序晚于栅极堆叠，接着形成第一栅极间隔物112，再形成重掺杂源极/漏极，之后形成第 二栅极间隔物118，最后形成凸起的源极/漏极。在另一实施例中，半导体基板102还包括 多种隔离结构，如浅沟槽隔离(STI) 120。此外，蚀刻停止层122是形成于对应的栅极堆叠顶部，以及位于相邻栅极堆叠间 的空隙中的凸起的源极/漏极上。层间介电层124是形成于栅极堆叠顶部，以及栅极堆叠 之间的空隙中。由于栅极堆叠之间的空隙其较低的部分已填入凸起的源极/漏极116，可降 低空隙的深宽比。如此一来，当层间介电层124填入栅极堆叠之间的空隙时，可避免形成孔 洞并进一步改善元件。在多个实施例中，蚀刻停止层的厚度介于200埃至400埃之间。栅极堆叠的厚度 介于600埃至1200埃之间。在一实施例中，栅极堆叠还包括多晶硅层夹设于金属层与硬掩 模层之间。栅极堆叠也包含界面层于高介电材料层与半导体基板之间。在一实施例中，依 序形成多层材料之后，再以光刻工艺曝光及蚀刻工艺等图案化方法形成栅极堆叠。接着形 成LDD特征于基板中，再形成栅极间隔物于栅极堆叠侧壁。之后本文档来自技高网...

【技术保护点】
一种具有金属栅极堆叠的集成电路，包括：一半导体基板；一栅极堆叠位于该半导体基板上，其中该栅极堆叠包括一高介电材料层与位于该高介电材料层上的一第一金属层；以及一凸起的源极／漏极区位于该栅极堆叠的侧壁上，且该凸起的源极／漏极区由外延法形成；其中该半导体基板包括一硅锗特征位于该凸起的源极／漏极区下。

【技术特征摘要】
US 2008-8-28 61/092,597;US 2009-8-24 12/546,475一种具有金属栅极堆叠的集成电路，包括一半导体基板；一栅极堆叠位于该半导体基板上，其中该栅极堆叠包括一高介电材料层与位于该高介电材料层上的一第一金属层；以及一凸起的源极/漏极区位于该栅极堆叠的侧壁上，且该凸起的源极/漏极区由外延法形成；其中该半导体基板包括一硅锗特征位于该凸起的源极/漏极区下。2.如权利要求1所述的具有金属栅极堆叠的集成电路，其中该栅极堆叠还包括一栅极 间隔物位于该栅极堆叠与该凸起的源极/漏极区之间。3.如权利要求1所述的具有金属栅极堆叠的集成电路，其中该栅极堆叠还包括一氧化 硅层位于该半导体基板与该高介电材料层之间。4.如权利要求1所述的具有金属栅极堆叠的集成电路，其中该栅极堆叠还包括一第二 金属层于该第一金属层上。5.如权利要求1所述的具有金属栅极堆叠的集成电路，其中该栅极堆叠还包括一额外 材料位于该第一金属层与该高介电材料层之间，且该额外材料是氧化镧与氧化铝两者中至 少一者。6.一种具有金属栅极堆叠的集成电路，包括 一半导体基板；一 N型金属氧化物半导体晶体管形成于该半导体基板上，其中该N型金属氧化物半导 体晶体管包括一第一栅极堆叠，具有一高介电材料层与一第一金属层位于该高介 电材料层上；一第一栅极间隔物位于该第一栅极堆叠的侧壁上；以及一第一凸起的源极及一第一凸起的漏极，于水平方向接触该第一栅极间隔物的侧壁；以及一 P型金属氧化物半导体晶体管形成于该半导体基板上，其中该P型金属氧化物半导 体晶体管包括一第二栅极堆叠，具有该第二高介电材料层与一第二金属层位于该高介电材料层上； 一第二栅极间隔物位于该第二栅极堆叠的侧壁上；以及一第二凸起的源极及一第二凸起的漏极，于水平方向接触该第二栅极间隔物的侧壁...

【专利技术属性】
技术研发人员：李后儒，郑钧隆，郑光茗，庄学理，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]