【技术实现步骤摘要】
本专利技术涉及功率器件，尤其是涉及一种半导体器件、功率模块和制备半导体器件的工艺方法。
技术介绍
1、一些半导体器件例如沟槽型mosfet(metal-oxide-semiconductor field-effecttransi stor，金氧半场效晶体管)、igbt(insulated gate bipolar transistor,绝缘栅双极型晶体管)等兼具大电流、阻断电阻高、饱和压降小和开关速度快等优点，因此被广泛应用于高电压大电流领域。传统的沟槽栅mos器件，其沟槽多为半球形或者椭球型，即沟槽底部存在拐角。
2、在现有技术中，当源极的电子经沟道注入n-漂移区的过程中，在n-漂移区的沟槽底部及其拐角处极易出现电子聚集的情况，则该位置的电场集中容易造成栅氧击穿，并且还会增加沟槽栅结构内的栅极电荷量，进而导致驱动板的驱动电流增大、半导体器件的开关速度增加，进而造成多余开关损耗。
技术实现思路
1、本专利技术旨在至少解决现有技术中存在的技术问题之一。为此，本专利技术的第一个目的在于提出一种半导体器件，能提高沟槽底部及拐角的电场强度，有效降低栅级电容，降低栅极电荷量以及降低开关损耗。
2、本专利技术的第二个目的在于提出一种功率模块。
3、本专利技术的第三个目的在于提出一种制备半导体器件的工艺方法。
4、为了达到上述目的，本专利技术第一方面实施例提出的半导体器件，包括：漂移层；正面结构，所述正面结构设置于所述漂移层的正面；背面结构，所述背
5、根据本专利技术实施例提出的半导体器件，通过在沟槽底部的漂移层中设置pn结结构以达到改善沟槽底部的目的，并且能使得电子不易集中在沟槽栅底部，能够阻止沟槽栅结构中的氧化层的提前击穿的同时还能进一步提高器件的栅氧内部击穿电压，还可以有效降低栅级电容，进而降低栅极电荷量，降低驱动芯片的驱动电流，降低开关损耗。
6、在本专利技术的一些实施例中，所述pn结结构包括多个pn结。其中，pn结具有单向导电性，使得电子不易集中在沟槽栅底部，提高了器件的栅氧内部击穿电压
7、在本专利技术的一些实施例中，多个所述pn结位于所述沟槽栅结构的沟槽底部和/或沟槽拐角处。其中，通过在沟槽栅结构的沟槽底部和/或沟槽拐角处设置多个pn结，使得电子不易集中在沟槽栅底部和/沟槽拐角处，能够进一步提高器件的栅氧内部击穿电压，阻止沟槽栅结构中的氧化层的提前击穿，还可以有效降低栅级电容，进而降低栅极电荷量，降低驱动芯片的驱动电流，降低开关损耗。
8、在本专利技术的一些实施例中，所述pn结结构包括p阱结构和n阱结构。
9、在本专利技术的一些实施例中，所述pn结结构由多个所述p阱结构和多个所述n阱结构交叉排布形成。其中，多个p阱结构形成p阱阵列以及多个n阱结构形成n阱阵列，并且多个p阱结构与多个n阱阵列的n阱结构交叉排布，以在沟槽栅结构的沟槽底部和/或沟槽拐角处形成多个pn结，使得电子不易集中在沟槽栅底部。
10、在本专利技术的一些实施例中，所述p阱结构通过在所述漂移层中掺杂含有铝或磷的离子化合物形成，所述n阱结构通过在所述漂移层中掺杂含有硼或氮的离子化合物形成。
11、在本专利技术的一些实施例中，所述正面结构还包括：阱区，所述阱区位于所述漂移区上且位于所述沟槽栅结构的侧面；第一导电类型掺杂区，所述第一导电类型掺杂区位于所述阱区；第二导电类型掺杂区，所述第二导电类型掺杂区位于所述第一导电类型掺杂区上面；层间介质层，所述层间介质层位于所述沟槽栅结构上并覆盖所述第二导电类型掺杂区的部分；以及，阴极金属层，所述阴极金属层覆盖在所述阱区、所述第一导电类型掺杂区、所述第二导电类型掺杂区以及所述层间介质层。
12、在本专利技术的一些实施例中，所述漂移层包括：第二导电类型的轻掺杂漂移区和第二导电类型的重掺杂漂移区，所述轻掺杂漂移区位于所述重掺杂漂移区上，所述轻掺杂漂移区的上面为所述漂移层的正面，所述重掺杂漂移区的下面为所述漂移层的背面。
13、在本专利技术的一些实施例中，所述背面结构包括：阳极金属层，所述阳极金属层位于所述重掺杂漂移区上。
14、在本专利技术的一些实施例中，所述沟槽栅结构包括：沿纵向贯穿所述第二导电类型掺杂区和所述阱区的沟槽；栅极，所述栅极填充在所述沟槽内，所述栅极与所述沟槽内壁之间具有绝缘层。
15、为了达到上述目的，本专利技术第二方面实施例提出一种功率模块，包括上面任一项所述的半导体器件。
16、根据本专利技术实施例提出的功率模块，通过对半导体器件的结构进行优化，能提高半导体器件的沟槽栅结构的沟槽底部及拐角的电场强度，降低沟槽栅结构底部击穿的机率，降低驱动芯片的驱动电流，降低开关损耗，进而能够提升器件整体性能并延长器件寿命。
17、为了达到上述目的，本专利技术第三方面实施例提出的制备半导体器件的工艺方法，包括：提供衬底；在所述衬底上形成漂移层；在所述漂移层的正面制备正面结构，其中，在所述漂移层的正面选择性地沿纵向形成沟槽，以及，在所述沟槽底部的漂移层中制备pn结结构；在所述漂移层的背面制备背面结构。
18、根据本专利技术实施例提出的制备半导体器件的工艺方法，通过在沟槽栅结构的沟槽底部的漂移层中设置pn结结构，能达到改善沟槽底部及拐角的目的，使得电子不易集中在沟槽栅底部，能够阻止沟槽栅结构中的氧化层的提前击穿的同时还能进一步提高器件的栅氧内部击穿电压，还可以有效降低栅级电容，进而降低栅极电荷量，降低驱动芯片的驱动电流，降低开关损耗。
19、在本专利技术的一些实施例中，所述在所述沟槽的沟槽底部的漂移层中制备pn结结构，包括：在所述沟槽的沟槽底部和/或拐弯处的漂移层中注入含有铝或磷的离子化合物，以形成多个间隔设置的p阱结构；以及，在所述槽底的沟槽底部和/或所述拐弯处的漂移层中位于所述p阱结构的间隔区域注入含有硼或氮的离子化合物，以形成多个n阱阵列，其中，多个所述p阱结构与多个所述n阱结构交叉排布以形成多个pn结。
20、在本专利技术的一些实施例中，在所述漂移层的正面制备正面结构，还包括：在所述沟槽的内壁形成绝缘层并在所述沟槽中填充栅极材料以形成栅极；在所述漂移层的正面依次制备阱区、第一导电类型掺杂区、第二导电类型掺杂区和层间介质层；在所述漂移层的正面覆盖阴极金属层。
21、在本专利技术的一些实施例中，在所述衬底上形成漂移层，包括：在所述衬底的正面注入第一掺杂浓度的第二导电类型离子，以形成轻掺杂漂移区；以及，在所述轻掺杂漂移区的下面注入第二掺杂浓度的第二导电类型例子，以形成重掺杂漂移区，所述第二掺杂浓度高于所述第一掺杂浓度。
22、在本专利技术的一些实施例中，在所述漂移层的背面制备背面结构，包括：在所述重掺杂漂移区上制备阳极金属层。
23、本专利技术的附加方面和优点将在下面的描述中部分给本文档来自技高网...
【技术保护点】
1.一种半导体器件，其特征在于，包括：
2.根据权利要求1所述的半导体器件，其特征在于，所述PN结结构包括多个PN结。
3.根据权利要求2所述的半导体器件，其特征在于，多个所述PN结位于所述沟槽栅结构的沟槽底部和/或沟槽拐角处。
4.根据权利要求1至3任一项所述的半导体器件，其特征在于，所述PN结结构包括P阱结构和N阱结构。
5.根据权利要求4所述的半导体器件，其特征在于，所述PN结结构由多个所述P阱结构和多个所述N阱结构交叉排布形成。
6.根据权利要求1所述的半导体器件，其特征在于，所述P阱结构通过在所述漂移层中掺杂含有铝或磷的离子化合物形成，所述N阱结构通过在所述漂移层中掺杂含有硼或氮的离子化合物形成。
7.根据权利要求1所述的半导体器件，其特征在于，所述正面结构还包括：
8.根据权利要求1所述的半导体器件，其特征在于，所述漂移层包括：
9.根据权利要求8所述的半导体器件，其特征在于，所述背面结构包括：
10.根据权利要求1所述的半导体器件，其特征在于，所述沟槽栅结构包
11.一种功率模块，其特征在于，包括权利要求1-10任一项所述的半导体器件。
12.一种制备半导体器件的工艺方法，其特征在于，包括：
13.根据权利要求12所述的制备半导体器件的工艺方法，其特征在于，所述在所述沟槽底部的漂移层中制备PN结结构，包括：
14.根据权利要求12所述的制备半导体器件的工艺方法，其特征在于，在所述漂移层的正面制备正面结构，还包括：
15.根据权利要求12所述的制备半导体器件的工艺方法，其特征在于，在所述衬底上形成漂移层，包括：
16.根据权利要求15所述的制备半导体器件的工艺方法，其特征在于，在所述漂移层的背面制备背面结构，包括：
...【技术特征摘要】
1.一种半导体器件，其特征在于，包括：
2.根据权利要求1所述的半导体器件，其特征在于，所述pn结结构包括多个pn结。
3.根据权利要求2所述的半导体器件，其特征在于，多个所述pn结位于所述沟槽栅结构的沟槽底部和/或沟槽拐角处。
4.根据权利要求1至3任一项所述的半导体器件，其特征在于，所述pn结结构包括p阱结构和n阱结构。
5.根据权利要求4所述的半导体器件，其特征在于，所述pn结结构由多个所述p阱结构和多个所述n阱结构交叉排布形成。
6.根据权利要求1所述的半导体器件，其特征在于，所述p阱结构通过在所述漂移层中掺杂含有铝或磷的离子化合物形成，所述n阱结构通过在所述漂移层中掺杂含有硼或氮的离子化合物形成。
7.根据权利要求1所述的半导体器件，其特征在于，所述正面结构还包括：
8.根据权利要求1所述的半导体器件，其特征在于，...
【专利技术属性】
技术研发人员：张磊磊，卢汉汉，
申请(专利权)人：比亚迪半导体股份有限公司，
类型：发明
国别省市：
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