快闪存储器数据校正及擦除技术制造技术

为维护快闪存储器中所存储的易受到存储器内邻近区域中操作干扰的数据的完整性，在数据恶化至无法恢复有效数据之前，由干扰事件促成对数据的读取、校正及重写。当存储器系统具有其它高优先权操作要执行时，通过延期执行某些校正措施操作来平衡维护数据完整性与维护系统性能之间有时相互矛盾的需要。在一利用极大擦除单元的存储器系统中，所述校正过程是以一种按照有效重写数据量远少于一擦除单元容量的方式来执行。

【技术实现步骤摘要】

本专利技术一般来说涉及非易失性快闪存储器系统，更具体来说，涉及刷新及校正非 易失性快闪存储器系统中、尤其是具有极大存储单元区块的存储器系统中所存储数据 的技术。
技术介绍
目前，有许多种商业上成功的非易失性存储器产品，尤其是小尺寸的非易失性存 储器产品，其采用一形成于一个或一个以上集成电路芯片上的快闪EEPROM(电子可 擦除可编程只读存储器)单元。 一通常(但未必尽然)位于一单独集成电路芯片上的存储 器控制器连接一以可装卸方式连接有所述卡的主机，并控制所述卡内的存储器阵列的 操作。此一控制器通常包括一微处理器、某种非易失性只读存储器(ROM)、 一易失性 随机存取存储器(RAM)及一个或一个以上专用电路，例如一个可在将数据编程及读取 数据期间在数据经过控制器时根据所述资料计算出一纠错码(ECC)的专用电路。某些 市售卡为CompactFlashTM(CF)存储卡、多媒体存储卡(MMC)、安全数字(SD)存储卡、 智能媒体存储卡、个人信息(P-Tag)存储卡及存储棒卡。主机包括个人计算机、笔记本 型计算机、个人数字助理(PDA)、各种数据通信装置、数码相机、蜂窝式移动电话、 便携式音频播放器、汽车音响系统、及类似类型的设备。除存储卡构建方案之外，此 种类型的存储器也可嵌入于各种类型的主机系统内。有两种通用存储单元阵列架构已付诸商业应用NOR及NAND。在一典型的NOR阵列中，各存储单元连接在沿列方向延伸的相邻位线源极与漏极扩散区之间，且控制 栅极连接至沿存储单元排延伸的字线。 一存储单元包括位于所述源极与漏极之间存储 单元沟道区域的至少一部分上方的至少一个存储组件。所述存储组件上一经编程的电 荷电平由此控制存储单元的操作特性，因而通过给所寻址的存储单元施加适当的电压 即可读取所述存储单元。此等存储单元的实例、其在存储器系统中的应用及其制造方 法阐述于美国第5,070,032、 5,095,344、 5,313,421、 5,315,541、 5，343，063、 5,661,053及6,222,762号专利中。NAND阵列则利用如下构成的串联串多于两个(例如16个或32个)存储单元与 一个或一个以上位于各单独位线与一参考电位之间的选择晶体管连接在一起构成存储 单元列。各字线延伸跨穿大量所述列中的存储单元。在编程期间，通过如下方式来读 取及验证一列中的一单独存储单元使所述串中的剩余存储单元均强导通，以使流经 一个串的电流取决于所述所寻址存储单元中所存储的电荷电平。NAND架构阵列的实 例及其作为存储器系统的一部分的操作可参见美国第5，570，315、 5,774,397、 6,046,935、 及6,522,580号专利。上文所提及专利中所述的现有快闪EEPROM阵列的电荷存储组件为最常用的导 电浮动栅，其通常由经导电掺杂的多晶硅材料制成。适用于快闪EEPROM系统的另一 类型的存储单元是利用一非导电介电材料代替导电浮动栅以非易失性方式来存储电 荷。其中，由氧化硅、氮化硅及氧化硅(ONO)构成的三层式介电材料夹于一导电性控 制栅与存储单元沟道上方一半导电性衬底的一表面之间。存储单元是通过如下方式进 行编程将电子自存储单元沟道注入氮化物，电子在氮化物中被俘获并存储于一有限 的区域中，且存储单元是通过将热空孔注入氮化物内而受到擦除。数种采用介电材料 存储组件的特定存储单元结构及阵列阐述于已公开的美国第2003/010卯93号专利申请 案中。如同在大多数集成电路应用中，对于快闪EEPROM存储单元阵列，也存在縮减 构建某些集成电路功能所需的硅衬底面积的压力。人们不断地期望增大在既定硅衬底 面积中可存储的数字数据量，以增大既定尺寸存储卡及其它类型封装的存储容量，或 者既增大容量也减小尺寸。 一种增大数据存储密度的方法是每一存储单元及/或每一存 储单元或组件存储多于一个数据位。此可通过将一存储组件电荷电平电压范围的窗口 划分成多于两种状态来实现。使用四种此种状态允许每一存储单元存储两个数据位， 八种状态可使每一存储组件存储三个数据位，依此类推。使用浮动栅的多状态快闪 EEPROM结构及其操作阐述于美国第5,043,940及5，172，338号专利中，使用介电浮动 栅的结构则阐述于前述美国专利申请案第10/280,352号中。出于各种原因， 一多状态 存储单元阵列中的某些选定部分也可以两种状态(二进制)操作，其操作方式阐述于美 国第5,930,167及6,456,528专利中。一典型快闪EEPROM阵列中的各存储单元是划分成若干个可一同擦除的离散存 储单元区块。换句话说，存储单元区块为擦除单位，即为可同时擦除的最小数量的存 储单元。每一区块均通常存储有一个或一个以上数据页面，页面为最小编程及读取单 位，尽管也可在不同的子阵列或平面中平行地编程或读取多于一个页面。每一页面通 常存储有一个或一个以上数据扇区，扇区的尺寸是由主机系统来界定。 一例示性扇区 包括512个用户数据字节(遵循一针对磁盘驱动器制定的标准)加上一定数量字节的关 于所述用户数据及/或存储有所述用户数据的区块的附加信息。此等存储器通常在每一 区块中构造有16个、32个或更多个页面，且每一页面均存储有一个或仅数个主机数据扇区。为提高在将用户数据编程入存储器阵列及自存储器阵列读取用户数据期间的平 行性程度，所述阵列通常划分成若干个子阵列，所述子阵列通常称作平面，其包含其 自身的数据寄存器及其它电路来容许并行操作，从而可同时将数据扇区编程至若千或 所有平面中的每一平面，或同时自若干或所有平面中的每一平面读取数据扇区。 一位 于一单个集成电路上的阵列可在物理上划分成若干平面，或者每一平面均可由单独的一个或一个以上集成电路芯片构成。此一存储器构建方案的实例阐述于美国第 5，798，968及5，8卯，192号专利中。为进一步有效地管理存储器，可将各物理区块在逻辑上连接在一起构成虚拟区块 或元块。换句话说，将每一元区块均界定为包括来自每一平面的一个区块。元区块的 使用阐述于国际专利申请公开案第WO 02/058074中。元区块是由一主机逻辑区块地 址标识为一供编程及读取数据的目的区块。同样地， 一元区块中的所有区块均一同擦 除。使用此等大区块及/或元区块的存储器系统中的控制器执行多种功能，其中包括在 从主机接收的逻辑区块地址(LBA)与存储单元阵列内的物理区块编号(PBN)之间进行 变换。所述区块中各单独页面通常由区块地址内的偏置量来标识。地址变换通常涉及 到使用逻辑页面及一逻辑区块编号(LBN)的中间项。存储于一元区块中的数据经常被更新，更新的可能性随元区块的数据容量而增 大。 一个逻辑元区块中己更新的扇区通常被写入另一物理元区块。作为同一编程操作 的一部分，未经改变的扇区也通常自原始物理元区块复制至所述新的物理元区块，以 合并所述数据。或者，未经改变的数据可保留在原始元区块中直至以后与已更新的数 据合并至单个元区块内为止。通常使用一已擦除区块公用池中所维护的某些额外区块来操作大区块或元区块 系统。当正在更新少于一区块容量的一个或一个以上数据页面时，通常将已更新页面 写入至所述公用池中的一已擦除区块，然后将未经改变的页面中的数据自原始区块复 制至所本文档来自技高网...

【技术保护点】
一种操作一具有一存储单元阵列的可擦除及可再编程非易失性存储器系统的方法，所述存储单元阵列被组织成若干区块，所述区块由可共同擦除的一最小数量的存储单元构成且包括复数个各自存储有一个或一个以上数据单元的页面，所述方法包括：　响应于发生复数 个预定义事件中的至少一个事件，识别至少一个区块中至少一个页面有待擦除；　使用一第一组读取条件读取存储于所述至少一个页面中的数据；　确定在所述读取数据中是否存在任何错误，且如果存在，则确定所述错误是否可校正；　响应于确定所述 读取数据中的所述错误无法校正，使用一第二组读取条件来重读取存储于所述至少一个页面中的所述资料；　确定在所述重读取数据中是否存在任何错误，且如果存在，则确定所述错误是否可校正；　响应于正在排定的其它存储器活动，进一步延期关于所述读 取数据或重读取数据的措施；　在完成所述其它存储器活动后且响应于确定所述读取数据或重读取数据中的所述错误可校正，校正此等错误以提供经校正的数据；及　将所述经校正的数据写入一不同于所述一个区块的第二区块中的至少一个第二页面内。

【技术特征摘要】
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【专利技术属性】
技术研发人员：卡洛斯J冈萨雷斯，凯文M康利，
申请(专利权)人：桑迪士克股份有限公司，
类型：发明
国别省市：US[美国]