【技术实现步骤摘要】
本专利技术涉及rom内建自测试，尤其是一种基于misr的改进型rom测试压缩电路。
技术介绍
1、rom是一种只能读出事先所存数据的固态半导体存储器，其内部数据首次写入后便被固定下来，存储数据稳定，不会因切断电源等问题而导致内部存储数据的丢失或更改，因此被广泛应用于各类芯片中。基于上述特性，rom在存储数据确定后只可进行数据读取，不可进行写入操作，因此不能采用进行多次读写数据的方式进行rom测试，而应采用读取并压缩所有存储数据后进行压缩结果比较的方式进行测试。
技术实现思路
1、本专利技术解决了mbist测试中rom的测试问题，提供了一种适用于rom测试的改进测试压缩电路。
2、为解决上述技术问题，本专利技术所采取的技术方案如下。
3、一种基于misr的改进型rom测试压缩电路,地址生成模块与待测rom模块连接，待测rom模块与过滤模块连接，过滤模块与标准响应模块分别连接至数据选择模块，数据选择模块通过与门连接至数据压缩模块。
4、作为优选，所述地址生成模块输出读取使能与地址用于控制待测rom模块的数据读取操作。
5、作为优选，所述待测rom模块接收地址与读取使能输出对应存储数据至数据过滤模块。
6、作为优选，所述过滤模块包括若干个串行的寄存器，受移位信号控制选择是否串行扫描输出，寄存器并行输出rom数据，以此消除rom数据读取过程输出的不定态并且改善整体电路时序。
7、作为优选，所述标准响应模块中存储有标准压
8、作为优选，所述数据选择模块接收来自过滤模块和标准响应模块的数据，由比较信号与捕获信号通过或门控制进行数据选择输出，当比较信号或捕获信号有效时选择标准响应，反之选择rom输出数据，同时输出的数据经过与门，由移位信号控制开关，仅当移位信号无效时打开，允许数据输入到数据压缩模块中。
9、作为优选，所述数据压缩模块包括若干个串行的寄存器，每一位寄存器数据输入端连接异或门输出端，异或门输入端分别与外部输入数据和上一级输出进行连接；异或门用于外部输入数据叠加与压缩数据比较；
10、抽头异或门输出端连接异或门的输入端，抽头异或门输入端分别连接与门输出端和上一级寄存器输出端，抽头异或门用于叠加末位寄存器反馈输出，实现压缩状态转变，满足一个数据对应一个压缩态的压缩条件；抽头异或门按照本原多项式来进行设置排布，本原多项式可通过查表得到；本原多项式是从基域生成扩展域的所有元素的多项式，为不可约多项式；对于任何素数或素数幂q和任何正整数n，存在gf(q)上的n次本原多项式，有个本原多项式在gf(q) 上, 其中是欧拉函数；
11、与门输出端连接至抽头异或门输入端，与门输入端的一端为数据端，与末位寄存器输出端相连，另一端为控制端，与控制组合逻辑门输出相连，与门作为开关，管控是否反馈末位输出数据至抽头异或门进行叠加；
12、控制组合逻辑门由或门和或非门连接组成，其中或非门输出端与与门相连，控制组合逻辑门输入端与移位、比较、捕获三种控制信号相连，控制组合逻辑门用于管控与门开关，仅当移位、比较、捕获三种控制信号均无效时，才打开与门，允许末位数据反馈实现压缩态转换；
13、首位寄存器异或门输入端连接有一个多路选择器，多路选择器受移位信号管控，多路选择器输入端分别连接末位寄存器输出端和外界扫描链移位输入端，当移位信号无效时，多路选择器输出末位寄存器数据，反之输出外界移位数据。
14、作为优选，所述寄存器长度大于等于rom输入数据位宽，寄存器中产生的最大状态个数大于等于rom的数据量，n位长度的寄存器产生的最大状态个数为；寄存器长度为，k为任意大于2的正整数，设rom数据位宽为i，rom地址个数为j，首先要求，得到，满足；其次要求满足，此时即判断条件是否满足，若满足，则选择；若不满足则令，代入再次进行比较，循环上述过程直至条件满足，得到。
15、作为优选，设寄存器长度为，经查表，可选择任一阶的本原多项式如下，
16、，
17、其中均为正整数，抽头异或门设置在等位的寄存器前，根据rom输出数据位宽，在寄存器的输入端插入一级异或门进行外部数据的叠加；设rom输出数据位宽为m，且，在第0位到第m位寄存器输入端插入一级叠加异或门，该异或门输入端分别为外界数据输入信号与未插入异或门前寄存器的输入信号。
18、作为优选，包括四种工作模式，分别为，
19、数据压缩模式：所有控制信号均无效，此时rom数据输入通路打开，并输入至数据压缩模块中，同时末位数据反馈通路也有效打开，实现对rom输出的数据进行压缩；
20、测试比较模式：令比较信号有效，此时数据压缩模块数据输入为标准压缩结果数据，且末位数据反馈通路关闭，抽头异或门失效，标准响应模块通过复用寄存器叠加异或门与寄存器存储的压缩结果进行比较，并将测试结果更新至寄存器中，完成rom数据的压缩测试；
21、数据移位模式：令移位信号有效，此时压缩模块数据输入端被关闭，同时末位数据反馈通路也关闭，抽头异或门失效，电路数据通路上形成普通串行寄存器，可接收外界的移位输入，并将内部结果移位输出；
22、数据捕获模式：应用于压缩开始前，捕获标准响应，此时寄存器初值为0；令捕获信号有效，此时数据压缩模块数据输入为标准压缩结果数据，且末位数据反馈通路关闭，抽头异或门失效，标准响应被并行输入进入寄存器中，完成对标准响应的捕获，后续可进行移位输出检测是否正确。
23、采用上述技术方案所带来的有益效果在于：本专利技术具有多种工作模式，可复用于扫描测试，提高测试覆盖率。复用数据压缩模块（misr）的并行输入异或门进行比较，节省电路比较所需门数。可在测试前捕获标准响应并移位输出，以确保标准响应正确性，提高测试可靠性。
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1.一种基于MISR的改进型ROM测试压缩电路,其特征在于：地址生成模块与待测ROM模块连接，待测ROM模块与过滤模块连接，过滤模块与标准响应模块分别连接至数据选择模块，数据选择模块通过与门连接至数据压缩模块。
2.根据权利要求1所述的基于MISR的改进型ROM测试压缩电路，其特征在于：所述地址生成模块输出读取使能与地址用于控制待测ROM模块的数据读取操作。
3.根据权利要求2所述的基于MISR的改进型ROM测试压缩电路，其特征在于：所述待测ROM模块接收地址与读取使能输出对应存储数据至数据过滤模块。
4.根据权利要求3所述的基于MISR的改进型ROM测试压缩电路，其特征在于：所述过滤模块包括若干个串行的寄存器，受移位信号控制选择是否串行扫描输出，寄存器并行输出ROM数据，以此消除ROM数据读取过程输出的不定态并且改善整体电路时序。
5.根据权利要求4所述的基于MISR的改进型ROM测试压缩电路，其特征在于：所述标准响应模块中存储有标准压缩结果，用于后续进行压缩结果比较。
6.根据权利要求5所述的基于MISR的改进型RO
7.根据权利要求6所述的基于MISR的改进型ROM测试压缩电路，其特征在于：所述数据压缩模块包括若干个串行的寄存器，每一位寄存器数据输入端连接异或门输出端，异或门输入端分别与外部输入数据和上一级输出进行连接；异或门用于外部输入数据叠加与压缩数据比较；
8.根据权利要求7所述的基于MISR的改进型ROM测试压缩电路，其特征在于：所述寄存器长度大于等于ROM输入数据位宽，寄存器中产生的最大状态个数大于等于ROM的数据量，n位长度的寄存器产生的最大状态个数为；寄存器长度为，k为任意大于2的正整数，设ROM数据位宽为i，ROM地址个数为j，首先要求 ，得到，满足 ；其次要求满足 ，此时即判断条件 是否满足，若满足，则选择；若不满足则令，代入再次进行比较，循环上述过程直至条件满足 ，得到。
9.根据权利要求8所述的基于MISR的改进型ROM测试压缩电路，其特征在于：设寄存器长度为，经查表，可选择任一阶的本原多项式如下，
10.根据权利要求9所述的基于MISR的改进型ROM测试压缩电路，其特征在于：包括四种工作模式，分别为，
...【技术特征摘要】
1.一种基于misr的改进型rom测试压缩电路,其特征在于：地址生成模块与待测rom模块连接，待测rom模块与过滤模块连接，过滤模块与标准响应模块分别连接至数据选择模块，数据选择模块通过与门连接至数据压缩模块。
2.根据权利要求1所述的基于misr的改进型rom测试压缩电路，其特征在于：所述地址生成模块输出读取使能与地址用于控制待测rom模块的数据读取操作。
3.根据权利要求2所述的基于misr的改进型rom测试压缩电路，其特征在于：所述待测rom模块接收地址与读取使能输出对应存储数据至数据过滤模块。
4.根据权利要求3所述的基于misr的改进型rom测试压缩电路，其特征在于：所述过滤模块包括若干个串行的寄存器，受移位信号控制选择是否串行扫描输出，寄存器并行输出rom数据，以此消除rom数据读取过程输出的不定态并且改善整体电路时序。
5.根据权利要求4所述的基于misr的改进型rom测试压缩电路，其特征在于：所述标准响应模块中存储有标准压缩结果，用于后续进行压缩结果比较。
6.根据权利要求5所述的基于misr的改进型rom测试压缩电路，其特征在于：所述数据选择模块接收来自过滤模块和标准响应模块的数据，由比较信号与捕获信号通过或门控制进行数据选择输出，当比较...
【专利技术属性】
技术研发人员：杨嵩，杨凡，黄曦，李俊，郑朝霞，
申请(专利权)人：深圳国微福芯技术有限公司，
类型：发明
国别省市：
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