半导体集成电路和用于半导体集成电路的测试方法技术

本发明专利技术涉及半导体集成电路和用于半导体集成电路的测试方法。半导体集成电路包括：存储器；逻辑电路，该逻辑电路被构造为输出用于存储器的地址的地址信号；以及地址控制电路，该地址控制电路与存储器的地址端子和逻辑电路相连接，并且被构造为接收测试信号以基于测试信号将来自于逻辑电路的地址信号和具有预置的逻辑值的输出信号中的一个输出到存储器的地址端子。测试信号指示其中不执行转换延迟故障测试的用户模式和其中对从逻辑电路到存储器的地址端子的路径执行转换延迟故障测试的测试模式中的一个。

【技术实现步骤摘要】

本专利技术涉及一种半导体集成电路，并且具体地，涉及用于半导体集成电路的转换 延迟故障测试。
技术介绍
由于逻辑电路的信号线上的信号传输延迟增加，出现了转换延迟故障。转换延迟 故障测试是其中具有不同地改变的逻辑值的测试图案(pattern)被输入到测试目标电路 以检查在测试目标电路中是否已经出现转换延迟故障的测试。近年来，随着半导体器件的 规模的增加，被包括在半导体器件中的随机存取存储器(RAM)的容量正在增加。伴随RAM的 容量中的增加，要在用于RAM的转换延迟故障测试中测试的输入/输出路径也在增加。因 此，需要一种能够在短时间内容易地设置RAM的地址端子的技术。专利文献1公布一种半导体集成电路，通过使用扫描测试方案，该半导体集成电 路能够容易地执行对在存储器的外围中的逻辑电路的测试或者存储器和逻辑电路之间的 路径的测试。参考图1，下面将会描述专利文献1中的半导体集成电路。图1是示出在专利文 献1中的半导体集成电路10的构造的图。半导体集成电路10包括测试电路12、逻辑电路 14、测试电路16、存储器18、逻辑电路20、以及测试电路22。测试电路16包括用于来自于逻辑电路14的输出信号，即，数据输入信号DI 、 地址信号输入ADDR、以及诸如芯片选择信号CSN和写入信号WRN这样的控制信号的多 路复用器MUX15至MUX20。应注意的是，尽管分别提供四个多路复用器和两个多路复用器作 为多路复用器MUX19和MUX20，但是为了附图的简化，为每一个示出一个多路复用器。多路复用器MUX15至MUX20均具有被提供来自于逻辑电路14的输出信号的输入 端子0。多路复用器MUX15具有被提供扫描输入信号SCANIN3的输入端子1，并且多路复 用器MUX16至MUX18均具有被提供来自于存储器18的数据输出信号DO的输入端子 1。多路复用器MUX19和MUX20均具有被连接至接地的输入端子1。多路复用器MUX15至 MUX18均具有被共同地提供扫描使能信号SCAN_EN的选择输入端子，并且多路复用器MUX19 和MUX20均具有被共同地提供扫描测试信号SCAN_TEST的选择输入端子。来自于多路复用器MUX15至MUX20的输出信号被提供给用于数据输入信号 DI 的输入端子、用于地址信号输入ADDR的输入端子、以及用于控制信号的输入 端子。来自于存储器18的数据输出信号D0被输出作为扫描输出信号SCAN0UT3。上面的专利文献1的半导体集成电路10如下进行操作。在正常操作时，扫描测试 信号SCANjEST和扫描使能信号SCAN_EN都被设置在低电平“L”。因此，被提供给它们的输 入端子0的信号，即，数据输入信号DI 、地址信号ADDR、以及控制信号被从多路 复用器MUX15至MUX20输出。在测试操作时，扫描测试信号SCAN_TEST被设置为高电平“H”。被提供给它们的输 入端子1的信号，即，低电平被从多路复用器MUX19和MUX20输出。因此，被提供给存储器618的地址信号ADDR被固定为“0000 ( 二进制数)”，并且控制信号都被固定在使能状 态。在这样的情况下，在存储器18中，被提供给输入端子的数据输入信号DI与时钟 信号CLK同步地被写入作为“0000 ( 二进制数)，，的地址中的数据。而且，被写入存储器的 “0000( 二进制数)，，的地址中的数据从用于数据输出信号D0的输出端子照原样被输 出。即，存储器18以与触发器相类似的方式进行操作。因此，测试电路16和存储器18形 成扫描链。由测试电路16和存储器18形成的扫描链能够被用作用于观察来自于逻辑电路14 的输出信号的观察扫描链，并且还能够被用作用于在预定的状态下设置到逻辑20的输入 信号的控制扫描链。根据专利文献1的半导体集成电路，通过测试电路16固定被提供给存储器的地址 信号以指定在测试操作时的预定的地址，使得与时钟信号同步地将数据写入存储器的指定 地址中，并且用于存储器的指定地址中的数据位中的每一个的电路被用作触发器以形成扫 描链。因此，与传统的各种方案相比较，能够在具有较小的经费的电路构造中执行对存储器 的外围中的逻辑电路的测试。引用列表专利文献1 JP 2004-279310A
技术实现思路
然而，在专利文献1的半导体集成电路10中，不能够对从逻辑电路14到存储器18 的地址信号ADDR的路径执行测试。半导体集成电路10具有下述构造，其中，通过多 路复用器MUX19固定存储器18的地址信号ADDR，从而提高对存储器18中的数据输入 信号DI的测试的简易。在这里，测试的简易表示通过使用测试图案生成工具等等生 成测试图案的简易的程度。由于多路复用器MUX19的选择控制端子在测试操作时始终被提 供有“1”的SCAN_TEST信号，所以从输入端子0到多路复用器MUX19的输出端子的路径从 来没有被激活。即，因为从逻辑电路14到存储器18的用于地址信号ADDR的输入端 子的路径逻辑上被断开，所以从逻辑电路14提供的信号仅传播到多路复用器MUX19，并且 “0”或者“1”的值不能够被传播到存储器18的地址端子。此外，在专利文献1的半导体集成电路10中，描述在测试操作时通过使用XOR电 路计算地址信号ADDR和数据输入信号DI 的异或能够以时分的方式测试地址信 号ADDR和数据信号DI。然而，在这样的情况下，由于多路复用器MUX19不能够 将从逻辑电路14提供的“0”或者“1”的值传递到多路复用器MUX19的输出，所以XOR电路 必须被插入在逻辑电路14和多路复用器MUX19之间。因此，对多路复用器MUX19和存储器 18的地址信号ADDR的输入端子之间的路径不能够执行RAM转换延迟测试。因此，本专利技术提供了一种半导体集成电路，其中，能够执行从逻辑电路到RAM的地 址端子的转换延迟故障测试。在本专利技术的方面中，半导体集成电路包括存储器；逻辑电路，该逻辑电路被构造 为输出用于存储器的地址的地址信号；以及地址控制电路，该地址控制电路与存储器的地 址端子和逻辑电路相连接，并且被构造为接收测试信号以基于测试信号将来自于逻辑电路 的地址信号和具有预置的逻辑值的输出信号中的一个输出到存储器的地址端子。测试信号7指示其中不执行转换延迟故障测试的用户模式和其中对从逻辑电路到存储器的地址端子 的路径执行转换延迟故障测试的测试模式中的一个。在本专利技术的另一方面中，通过下述来实现半导体集成电路的测试方法，S卩接收来 自于逻辑电路的用于存储器的地址的地址信号、具有预置的逻辑值的输出信号以及测试信 号；基于测试信号选择地址信号和输出信号中的一个；并且将所选择的信号输出到存储器 的地址端子。测试信号指示其中不执行转换延迟故障测试的用户模式和其中对从逻辑电路 到存储器的地址端子的路径执行转换延迟故障测试的测试模式中的一个。在用户模式下选 择地址信号，并且在测试模式下选择输出信号。根据本专利技术，当在包括RAM的半导体集成电路中执行转换延迟故障测试时，来自 于在继RAM之后的级中布置的逻辑电路的输出能够被传播到RAM的地址端子。因此，能够 执行从逻辑电路到RAM的地址端子的转换延迟故障测试。附图说明结合附图，根据某些实施例的以下描述，本专利技术的以上和其它目标、优点和特征将 更加明显，其中本文档来自技高网...

【技术保护点】
一种半导体集成电路，包括：存储器；逻辑电路，所述逻辑电路被构造为输出用于所述存储器的地址的地址信号；以及地址控制电路，所述地址控制电路与所述逻辑电路和所述存储器的地址端子相连接，并且被构造为接收测试信号以基于所述测试信号将来自于所述逻辑电路的地址信号和具有预置的逻辑值的输出信号中的一个输出到所述存储器的所述地址端子，其中所述测试信号指示其中不执行转换延迟故障测试的用户模式和其中对从所述逻辑电路到所述存储器的所述地址端子的路径执行转换延迟故障测试的测试模式中的一个。

【技术特征摘要】
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【专利技术属性】
技术研发人员：前原仁一，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：JP[日本]