一种振荡环时钟产生电路制造技术

本发明专利技术属于振荡环电路技术领域，具体为一种振荡环时钟产生电路。该电路包括由延时单元组成的振荡环和偏置电压电路两部分。对片内时钟的稳定性和功耗进行改进。该振荡环无需精准的电压源，采用了误差补偿的技术，通过偏置电压和延时单元的相互补偿，使得振荡频率对于工艺，温度和电源电压均有较大的容差能力。并且由于针对延时单元补偿的方式，令周期大小易于调整。

【技术实现步骤摘要】

本专利技术属于振荡环电路
，具体涉及一种振荡环时钟产生电路。
技术介绍
振荡器通常被用于给各种集成电路芯片提供时钟基准。如果采用LC石英振荡器作为振荡源，在芯片内部需要用锁相环PLL或延时锁相环DLL来获得适合的时钟信号。而 这种方案不仅涉及到片外原件，而且还需占用较大的芯片面积和功耗。而基于环形振荡器 的片内集成时钟由于其成本低，在一些低功耗的设计中被经常应用。但是由于COMS工艺中 各种参数对温度、工艺角和电源电压的敏感性，所以使得片内时钟的输出频率稳定性较差。 针对这些片内时钟所遇到的问题，在文献中对于工艺角，电源电压和温度的不敏感性有 比较好的结果，但是其延时单元的延时和功耗过大，不利于其在时钟电路中的应用。而文献中虽然没有延时和功耗的问题，但是其对于工艺角，电源电压和温度的偏差输出频率稳 定性比较差。本文设计一个低功耗的PVT振荡环，其不仅在工艺，电源电压和温度偏差的情 况下有较高的稳定性，输出一个稳定的时钟信号，而且其延时单元能够在消耗较小电流的 情况下产生很小的延时，使得其输出频率范围广，易于调整。
技术实现思路
本专利技术的目的在于提供一种在温度、工艺、电源电压偏差的情况下时钟产生电路 输出稳定性好，并且功耗优化的振荡环时钟产生电路。针对传统的时钟产生电路的缺点，本专利技术提出了一种补偿的技术，弥补时钟对于 温度、工艺、电源电压的敏感性。它是用一个有运算放大器、电流镜、PTAT(pr0p0rti0nal toabsolute temperature)电流产生电路等组成的偏置电压产生电路对延时单元关于温 度、工艺、电源电压变化的偏差进行补偿。同时提出了一种利用振荡环多相输出之间的相位 偏差较大的减小了振荡环的功耗，从而实现了对时钟产生电路稳定性和功耗的优化本专利技术提出的振荡环时钟产生电路，其电路结构框图如图1所示，由两个部分构 成，即多个延时单元Delay cell构成的振荡环以及偏置电压产生电路Bias voltage部分。 图中的Bias voltage单元如图2所示，PMOS管M9与电阻R3的中间结点电压对应图1接 口 Vx。图中Delay cell单元如图3所示，PMOS管M12的栅极in、匪OS管M13的栅极inl 和NMOS管M14的栅极Vx分别对应图1中的接口 inl、in、Vx。图2为偏置电压产生电路，由MOS管M1-M9、运算放大器A0-A1、电阻R1-R4、晶体管 Q1-Q8构成，可以分为三部分，运放偏置电压产生电路，PTAT电流产生电路和最后的阈值电 压放大电路。MOS管M1-M4构成的偏置电压产生电路。电路结构如下PMOS管Ml的漏极接电源Vdd，源极接PMOS管M2的漏极，栅极接PMOS管M2的栅 极、PMOS管M3的漏极(即运算放大器Al的偏置电压Vbl)；PMOS管M2的栅极和源极相接之后接PMOS管M3的漏极；PMOS管M3的栅极接地gnd，源极接NMOS管M4的源极；NMOS管M4的栅极与源极相接，漏极接地。PTAT电流产生电路结构如下PMOS管M5、M6的漏极接电源Vdd，栅极接运算放大器AO的输出，PMOS管M5的源 极接电阻Rl和运算放大器差分输入的负极，PMOS管M6的源极接电阻R2和运算放大器差 分输入的正极；电阻Rl端口接P晶体管Q1-Q3的放射极，电阻R2端口接P晶体管Q4的放射极；P晶体管Q1-Q3的基极和集电极相连，P晶体管Q4的基极和集电极相连；P晶体管Q1-Q3的集电极接Q5-Q7的发射极，P晶体管Q4的集电极接Q8的发射 极；P晶体管Q5-Q7的基极与集电极相连后接地，P晶体管Q8的基极与集电极相连后 接地。阈值电压放大电路的结构如下PMOS管的漏极接电源Vdd，栅极与M5、M6栅极相连，源极与NMOS管M8源极相连；NMOS管的源极与栅极相连，漏极接地gnd ；运算放大器Al差分输出的负极接PMOS管M7源极，正极接电阻R3和R4的接口， 偏置电压Vbl接PMOS管M2的源极，输出端口接PMOS管M9的栅极和电容C ；PMOS管的漏极接电源Vdd，源极接电阻R3和电容C ；电阻R3 —端接M9源极，一端接R4 ；电阻R4 —端接R3，一端接地gnd。图3为延时单元Delay cell电路，电路结构如下所示PMOS管M12的源极接电源Vdd，栅极为端口 in，漏极接NMOS管M13的源极(即输 出端口 out)；匪OS管M13的栅极接端口 inl，漏极接匪OS管M14的源极；NMOS管M14的栅极接端口 Vx，漏极接地gnd。相比与传统的时钟产生电路模型，本专利技术电路提高了稳定性和同样频率下所消耗 的功耗，而且在针对不同时钟频率时，该电路都能比较好的保持稳定性和比较小的功耗。附图说明图1低功耗PVT振荡环的设计结构框图。图2偏置电路单元的电路图。图3延时单元电路图解延时单元。图4延时单元输出端电压上升和下降时的延时特性图解。图5延时单元延时时间的工艺偏差和偏置电压的关系。图6对电流导通时间的控制。图7偏置电压在工艺偏差下的温度特性。具体实施例方式与工艺、温度、电源电压无关的振荡环主要有两个部分构成，一个是由延时单元构 成的振荡环，另一个是偏置电压产生电路部分。其中延时单元部分，用于实现精确0. 5ns延 时，通过双环的结构来实现对功耗的优化。偏置电压产生电路部分，用于给延时单元提供偏 置电压，并且对延时单元对工艺、温度、电源电压偏差进行补偿。具体实现电路如下(1)延时单元通过对N型电压控制的延时单元的改进来实现，如图3所示。和NP型电压控制差分延时单元相比，改进后的延时单元通过控制信号，隔断了电流的直流通路，因此在功耗 上比NP型电压控制差分延时单元要小很多。而和MOS负载型相比，由于有控制电压的 误差调节，因此输出对工艺角、电源电压和温度偏差会比较不敏感。所以改进后的延时单元 不但减小了面积和功耗，并且有更优化的延时和稳定性。对于延时单元的延时可以根据上升和下降分成两个部分tplh和tphl，如图4所 示。这两个延时可以分别根据Ml的工作区域利用电容积分的方式计算出来，可以表示为<formula>formula see original document page 5</formula><formula>formula see original document page 5</formula><formula>formula see original document page 5</formula><formula>formula see original document page 5</formula><formula>formula see original document page 5</formula>式中kp为空穴迁移率和栅氧电容的乘积，kn为电子迁移率和栅氧电容的乘积，Cl 为输出节点的负载，Vx为偏置电压，Vth为MOS管的阈值电压，Vdd为电源电压，(W/L) i为MOS 管Ml的宽长比。其余(Wzl)i类推为肌5管虬的宽长比。同时可以根据阈值电压、栅电容、 迁移率、电源电压等关于温本文档来自技高网...

【技术保护点】
一种振荡环时钟产生电路，其特征在于由多个延时单元Ｄｅｌａｙｃｅｌｌ构成的振荡环和偏置电压产生电路Ｂｉａｓｖｏｌｔａｇｅ两个部分构成；ＰＭＯＳ管Ｍ９与电阻Ｒ３的中间结点电压对应时钟产生电路中接口Ｖｘ；ＰＭＯＳ管Ｍ１２的栅极ｉｎ、ＮＭＯＳ管Ｍ１３的栅极ｉｎ１和ＮＭＯＳ管Ｍ１４的栅极Ｖｘ分别对应时钟产生电路中的接口ｉｎ１、ｉｎ、Ｖｘ；所述偏置电压产生电路，由ＭＯＳ管Ｍ１－Ｍ９、运算放大器Ａ０－Ａ１、电阻Ｒ１－Ｒ４、晶体管Ｑ１－Ｑ８构成，分为运放偏置电压产生电路、ＰＴＡＴ电流产生电路和最后的阈值电压放大电路三部分；ＭＯＳ管Ｍ１－Ｍ４构成的偏置电压产生电路；电路结构如下：ＰＭＯＳ管Ｍ１的漏极接电源Ｖｄｄ，源极接ＰＭＯＳ管Ｍ２的漏极，栅极接ＰＭＯＳ管Ｍ２的栅极、ＰＭＯＳ管Ｍ３的漏极；ＰＭＯＳ管Ｍ２的栅极和源极相接之后接ＰＭＯＳ管Ｍ３的漏极；ＰＭＯＳ管Ｍ３的栅极接地ｇｎｄ，源极接ＮＭＯＳ管Ｍ４的源极；ＮＭＯＳ管Ｍ４的栅极与源极相接，漏极接地；ＰＴＡＴ电流产生电路结构如下：ＰＭＯＳ管Ｍ５、Ｍ６的漏极接电源Ｖｄｄ，栅极接运算放大器Ａ０的输出，ＰＭＯＳ管Ｍ５的源极接电阻Ｒ１和运算放大器差分输入的负极，ＰＭＯＳ管Ｍ６的源极接电阻Ｒ２和运算放大器差分输入的正极；电阻Ｒ１端口接Ｐ晶体管Ｑ１－Ｑ３的放射极，电阻Ｒ２端口接Ｐ晶体管Ｑ４的放射极；Ｐ晶体管Ｑ１－Ｑ３的基极和集电极相连，Ｐ晶体管Ｑ４的基极和集电极相连；Ｐ晶体管Ｑ１－Ｑ３的集电极接Ｑ５－Ｑ７的发射极，Ｐ晶体管Ｑ４的集电极接Ｑ８的发射极；Ｐ晶体管Ｑ５－Ｑ７的基极与集电极相连后接地，Ｐ晶体管Ｑ８的基极与集电极相连后接地；阈值电压放大电路的结构如下：ＰＭＯＳ管的漏极接电源Ｖｄｄ，栅极与Ｍ５、Ｍ６栅极相连，源极与ＮＭＯＳ管Ｍ８源极相连；ＮＭＯＳ管的源极与栅极相连，漏极接地ｇｎｄ；运算放大器Ａ１差分输出的负极接ＰＭＯＳ管Ｍ７源极，正极接电阻Ｒ３和Ｒ４的接口，偏置电压Ｖｂ１接ＰＭＯＳ管Ｍ２的源极，输出端口接ＰＭＯＳ管Ｍ９的栅极和电容Ｃ；ＰＭＯＳ管的漏极接电源Ｖｄｄ，源极接电阻Ｒ３和电容Ｃ；电阻Ｒ３一端接Ｍ９源极，一端接Ｒ４；电阻Ｒ４一端接Ｒ３，一端接地ｇｎｄ；所述延时单元Ｄｅｌａｙｃｅｌｌ电路，电路结构如下所示：ＰＭＯＳ管Ｍ１２的源极接电源Ｖｄｄ，栅极为端口ｉｎ，漏极接ＮＭＯＳ管Ｍ１３的源极；ＮＭＯＳ管Ｍ１３的栅极接端口ｉｎ１，漏极接ＮＭＯＳ管Ｍ１４的源极；ＮＭＯＳ管Ｍ１４的栅极接端口Ｖｘ，漏...

【技术特征摘要】

【专利技术属性】
技术研发人员：刘祥昕，田鑫，皮常明，李文宏，
申请(专利权)人：复旦大学，
类型：发明
国别省市：31[中国|上海]