一种主辅触发器，包括： 一主电路，包括： 一门电路，具有一输出端和多个输入端，所述输入端连接至一中间节点对，并接收一时钟信号，该门电路在一设定延迟后，进行切换以响应该时钟信号于一第一状态和一第二状态间的转换； 一堆栈电路，连接该门电路输出端和一输入数据节点，在该设定延迟后并当该时钟信号转换至该第一状态时，该堆栈电路将该中间节点对切换至一预备状态，且在该设定延迟后并当该时钟信号转换至该第二状态时，将该中间节点对切换到代表该输入数据节点的一数据状态； 一保持电路，连接该中间结点对；及 一主输出电路，连接该中间结点对，且该主输出电路驱动代表该数据状态的一输出节点；及 一辅电路，包括： 一锁存电路，连接该中间节点对，该锁存电路存储该中间结点对的该数据状态；及 一辅输出电路，连接该锁存电路并接收该时钟信号，该辅输出电路在该时钟信号转换至该第一状态后，驱动代表该数据状态的该输出节点。（*该技术在2023年保护过期，可自由使用*）
【技术实现步骤摘要】
本专利技术涉及一种可用于管道段(pipeline stage)的数据寄存器的数据触发器，特别是涉及一种主辅触发器，该主辅触发器显著减少了寄存器延迟时间，从而增加在管道式组件(pipelined device)的每个周期期间可执行工作。
技术介绍
图1是显示管线式组件100中寄存器延迟与工作区间之间关系的框图，该管道式组件100具有由传统的D型触发器105、106和107分隔的连续段(successive stage)。如图所示，包括管道段逻辑电路102的第一段101(N段)与包括管道段逻辑电路104的第二段103(N+1段)耦接。显然，可以包括更多的段，比如，段101前的若干前段，段103后的若干后段。数据在时钟信号CLK转换时，从一段传递至下一段。通常的做法是，经由一个数据寄存器将一段的输出传送至下一段的输入，每个寄存器包含有一个或多个D型触发器。每个D型触发器处理一个数据比特并包含一个接收CLK信号的时钟输入端。如图1所示，第一D型触发器105在其D输入端接收数据信号X，并在其Q输出端提供X信号的一个寄存版本(registered version)，或数据信号RX。D型触发器105还可包含一个反相输出端QB，在其QB输出端提供RX信号的一个反相版本(inverted version)，或RXB。在信号或输入端/输出端(I/O)的名称后加上字母“B”表示一个反相的或相反逻辑状态的互补信号。RXA和RXB信号被提供给管道式逻辑电路102，并由其形成一个输出信号Y。信号Y被提供给位于段101和段103之间的第二D型触发器106的D输入端，并由D型触发器106在其Q和QB输出端分别产生信号RY和信号RYB。RY信号和RYB信号由管道段逻辑电路104处理，由此产生一个输出信号Z提供给第三D型触发器107的D输入端。D型触发器107在其Q和QB输出端分别产生信号RZ和信号RZB，依此类推。CLK信号一经转换后，就在D型触发器的Q和QB输出端锁存时钟转换前的D型触发器D输入端上的一个信号。在寄存器将数据从一段传输至下一段的同时，会耗费被称为寄存器延迟(REGISTER DELAY)的有限时间量。如图所示，每个D型触发器105-107都会在段间传递数据时发生一个寄存器延迟。CLK信号决定了每个时钟周期可用的总时间量。在每一个CLK信号周期期间，包括管道段电路102和104的管道式组件100的每个管道段逻辑电路，都会执行各种功能。然而，在寄存器延迟时段期间，管道段逻辑电路不能执行任何功能。每一个时钟周期期间执行有用工作的可用时间被称为WORKINTERVAL(工作区间)，它等于CLK的总周期时间减去寄存器延迟。因此，管道式组件100受到CLK信号周期间所需的寄存器延迟的限制。图2是显示一个现有(传统)技术的主从D型触发器(master-slave Dflip-flop)200的示意图，该触发器可代表D型触发器105-107中的任何一个。主从D型触发器200的特征是具有两个实质上完全相同的段，包括一个主段(master stage)201和其后的一个从段(slave stage)203。主段201包括一个互补传输门(complementary pass gate)205和一对反相器207与209。从段203同样包括一个互补传输门211和一对反相器213与215。互补传输门205由一个P-沟道器件P1和一个N-沟道器件N1构成，其中P1的源极与N1的漏极连接，N1的源极与P1的漏极连接。D输入端形成于P1的源极与N1的漏极的连接点。P1的漏极与N1的源极的连接点与反相器207的输入端和反相器209的输出端相连接。反相器207的输出端与反相器209的输入端相连接并形成一个至从段203的输入端DI。互补传输门211由一个彼此连接的P-沟道器件P2和一个N-沟道器件N2构成，其耦合方式与P1和N1相同。该传输门的P2的源极与N2的漏极的连接点形成DI输入端。N2的源极与P2的漏极的连接点被连接到反相器213的输入端和反相器215的输出端。主从D型触发器200的Q输出端在反相器213的输出端形成，并与反相器215的输入端连接。互补反相的(opposite)时钟信号CLK和CLKB驱动D型触发器200的连续段。特别是，CLK信号被提供给P1和N2的栅极，而CLKB信号被提供给P2和N1的栅极。当CLK为低时，D输入端上的数据经由互补传输门205和主反相器(master inverter)207传输，并被设定于从段203的互补传输门211的DI输入端。反相器209与反相器207一起操作以作为锁存数据的一个保持电路。当CLK信号升高时，互补传输门205关闭而互补传输门211开启，使数据能够经由互补传输门211和从反相器213流至Q输出端。反相器215与反相器213一起操作以作为在Q输出端锁存数据的一个保持电路。D输入流经主段201所耗费时间量被称为设定时间，而主段201的输出经由从段203流至输出端Q所需的时间量被称为时钟至输出端(CLOCK-TO-OUTUP)时间。当主从D型触发器200用作管道式组件100的D型触发器105-107时，设定和CLOCK-TO-OUTPUT时间是主从D型触发器200的寄存器延迟。图3是显示对应于图2的主从D型触发器200的CLK信号的设定和CLOCK-TO-OUTPUT的时序图。CLK信号与D输入节点和Q输出节点的状态被显示为沿纵轴或Y轴分布，所对应的时间沿横轴或X轴标示。如图所示，连续数据值(successive data value)DATA1和DATA2被保持在D输入节点上。在时刻T1的CLK的上升沿301之前，施加在D输入节点的DATA1值必须经由主段201流至从段203的传输门211。这样，DATA1的值流经主段201所需要的最短时间被显示为时间T0与时间T1之间的设定时间。在时刻T0的设定时间开始之前，DATA1值在D输入节点处必须是有效的。前一段的管道段逻辑电路必须已经完成其工作，并在时刻T0之前将DATA1的值提供给D输出端，从而使主从D型触发器200所需的设定时间得到满足。同样地，在时刻T1至时刻T2的CLOCK-TO-OUTPUT时间期间，在时钟上升沿301之后，DATA1值经由从段203流至Q输出端，这段时间亦称为输出端传播时间。在输出端传播时间结束前，Q输出节点上的DATA1值是无效的，这段时间是DATA1的值流经从段203的互补传输门211及反相器213所需要的时间量。下一段的管道段逻辑电路只有在输出端传播时间结束后方可开始工作以确保处理有效数据。目前现有技术中，CLK周期时间大致为0.5-1.0纳秒(ns)；传统的寄存器如利用主从D型触发器200的传统寄存器时延迟时间大约为100微微秒(ps)，该延迟时间被平均分配在设定与CLOCK-TO-OUTPUT时间之间。从结合图1-3的上述讨论可知，减少寄存器时延迟可使管道段内的逻辑电路处理更多的工作。另一方面，通过减少段间的寄存器时延迟，可提高包括管道式组件100在内的管道式组件的整体工作速度。Banik的美国专利US5,656,962“带旁路的主从触发器电路”中公开了一种主从触发器电路400，其示意图如图4所本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：詹姆斯·R·伦德伯格，
申请(专利权)人：智权第一公司，
类型：发明
国别省市：
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