高性能低时钟信号摆幅主从型Ｄ触发器制造技术

本发明专利技术属于Ｄ触发器设计技术领域，其特征在于，该触发器包括：用于对低摆幅时钟信号进行反相的反相器，使用ＰＭＯＳ管栅极与漏极接在一起构成有源负载以降低反相器的供电电压，也可用ＮＭＯＳ管上拉，或者ＰＮ结方式；触发驱动电路，它设有一个与该反相器输出端相连的时钟信号输入端以及触发信号输入端；从动型触发电路，它的触发驱动信号输入端与该触发驱动电路的输出端相连，它的时钟信号输入端与该反相器的输入端相连；在时钟信号上升沿到来时，从动型触发电路就翻转，使正确的信号输出。该Ｄ触发器具有能够被低摆幅时钟信号驱动、功耗低、延时小、结构简单的优点。

【技术实现步骤摘要】

“高性能低时钟信号摆幅主从型D触发器”直接应用的
是采用低时钟信号摆幅驱动的低功耗低延时触发器电路设计。所提出电路是一类适用于低摆幅时钟信号网络技术的低功耗D触发器电路单元。
技术介绍
随着集成电路规模和复杂性的日益增大，集成电路的功耗和散热问题越来越得到工业界和学术界的重视。基于目前的集成电路设计风格，在大规模数字电路系统中，时钟网络消耗的能量占整个电路总耗能的比例一直居高不下；其中，时钟网络的功耗主要消耗在时钟互连线和时序电路单元(触发器Flip-Flop)上，并且二者的功耗比例有不断增加的趋势(见文献David E.Duarte，N.Vijaykrishnan，and Mary Jane Irwin，“A Clock Power Model toEvaluate Impact of Architectural and Technology Optimizations”，IEEE Transactions on VeryLarge Scale Integration(VLSI)Systems，vol.10，no.6，pp.844-855，December 2002.)。CMOS集成电路的功耗来源由动态功耗、静态功耗、短路电流功耗和泄漏电流功耗组成。其中动态功耗占主要部分。在一定电路性能约束下，CMOS集成电路某节点的动态功耗PDynamic是该节点负载电容CL、电源电压VDD和该节点的电压摆幅Vswing的函数，即PDynamic＝CLVDDVswingfα(1)其中，f为电路的工作频率，α为信号活性。从式(1)中可见，减小α、CL、VDD和VSwing均可以减小电路的动态功耗。时钟信号线网具有大互连线寄生电容和高信号活性，因此通过降低时钟互连线网的电压信号摆幅VSwing可以减小时钟互连线上消耗的能量。触发器电路单元广泛应用于集成电路设计。如图1所示是触发器电路单元示意图。如图2所示为广泛应用在数字电路标准单元库设计中的传统的触发器电路单元基本电路结构，这里以VeriSilicon 0.15μm工艺数字标准单元库中互补输出，上升沿触发的扫描测试触发器电路单元FFDHD1X为例说明(见文献“SPICE Model of 0.15um Generic(1.5V/3.3V)1P7M Process”Document numberGSMC_L015S7G0_SPI_V_1.3 &“VeriSilicon GSMC 0.15μm High-Density Standard CellLibrary Databook”)。这种电路结构的主要特点是电路结构比较简单，但是不适合低时钟信号摆幅时钟网络系统的设计，同时由于每一次时钟信号翻转都会引起电路内部节点的翻转，电路功耗比较大。H.Kawaguchi提出一种可以采用低电压摆幅时钟信号驱动的触发器电路RCSFF(见文献H.Kawaguchi and T.Sakurai“A Reduced Clock-Swing Flip-Flop(RCSFF)for63％ Power Reduction，IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.33，NO.5，MAY1998，PP.807-811.)，但是这种电路的问题是在每一次时钟信号低电平时，都会对电路内部节点预充电，会造成额外的能量消耗。在RCSFF电路的基础上，Y.Zhang提出一种条件预充结构的低电压摆幅时钟信号驱动的触发器电路SAFF_CP(见文献Y.Zhang，H.Yang，and H.Wang，“Low clock-swing conditional-precharge flip-flop for more than 30％ power reduction，”Electron.Lett.，vol.36，no.9，pp.785-786，Apr.2000.)，如图3所示。这种触发器电路的最大特点是除了保持能够工作在低电压摆幅条件下；同时，如果触发器电路输入端在时钟信号低电平时保持不变，电路不会在时钟信号低电平期间对其内部节点预充电。这一技术的采用，极大的降低了触发器电路本身的功耗。但是，SAFF_CP电路存在的问题是，在采用低摆幅时钟信号驱动时，在CK高电平期间不能使MP1和MP2完全关断而造成泄漏电流的存在，而且在深亚微米技术下，提高衬底偏置(Vwell)以提高晶体管的阈值电压减小泄漏的方式不再适用。同时，低摆幅的时钟信号使得MN1的延时成倍增加，引起电路的延时增大，使得此电路电源不适合应用于生产。
技术实现思路
本专利技术的目的是提出一种采用单一电源供电，能够适用于低摆幅时钟信号驱动的主从型D触发器，能够达到较好的延时和较低的功耗，如图4所示。本专利技术的特征之一在于该D触发器含有反相器，用于对低摆幅时钟信号CLK进行反相，该反相器包括PMOS管MP2，该管的源极和衬底接电源Vdd，而栅极和漏极接在一起；PMOS管MP1，该管的源极和所述MP2管的栅极、漏极接在一起，而该管的衬底接电源Vdd，该管的栅极接时钟信号CLK；NMOS管MN3，该管的源极和所述MP1管的漏极相连，该管的栅极、衬底都接地，而栅极接所述时钟信号CLK；触发驱动电路，包括NMOS管MN5衬底接地；NMOS管MN6衬底接地，而漏极和所述MN5管的漏极相连；第1反相器X1，输入端接所述MN5管的栅极后构成该D触发器的输入端D，而该反相器X1的输出端接所述MN6管的栅极；NMOS管MN1，该管的衬底、漏极都接地，而源极接所述MN6管的漏极，该MN1管的栅极和所述MP1管的漏极相连；反向并联的两个反相器第2反相器X2和第3反相器X3，该反相器X2的输出端接所述MN6管的源极，而该反相器X2的输入端接所述MN5管的源极；从动式触发电路，包括NMOS管MN7，该管的衬底接地，而栅极接所述第2反相器X2的输出端，标记为SALATCH_P端； NMOS管MN8，该管的衬底接地，而栅极接所述第2反相器X2的输入端，标记为SALATCH_N端；NMOS管MN2，该管的衬底、漏极都接地，栅极接所述时钟信号CLK，而源极同时接所述MN7、MN8两管的漏极；反向并联的两个反相器第4反相器X4和第5反相器X5，该反相器X5的输出端和所述MN8管的源极相连，标记为QNI端，该反相器X5的输入端和所述MN7管的源极相连，标记为QI端；输出反相器X6，该反相器X6的输入端接所述QI端，而输出端输出该D触发器的输出信号Q；输出反相器X7，该反相器X7的输入端接所述QNI端，而输出端输出该D触发器的另一个输出信号QN；本专利技术的特征之二在于两组交叉连接的PMOS管MP3和MP4，以及MP5和MP6代替了原来所述的两组反向并联反相器，反相器X2和反相器X3，以及反相器X4和反相器X5；所述MP3管的栅极接所述SALATCH_P端，漏极接SALATCH_N端，而该管的源极和衬底相连后接电源Vdd；所述MP4管的栅极接所述SALATCH_N端，漏极接SALATCH_P端，而该管的源极和衬底相连后接电源Vdd；所述MP5管的栅极接所述QNI端，漏极接QI端，而该管的源极和衬底相连后接电源Vdd；所述MP6管的栅极接所述本文档来自技高网...

【技术保护点】
功耗低、延时小的低时钟信号摆幅主从型Ｄ触发器，其特征在于，该Ｄ触发器含有：反相器，用于对低摆幅时钟信号ＣＬＫ进行反相，该反相器包括：ＰＭＯＳ管（ＭＰ２），该管的源极和衬底接电源Ｖｄｄ，而栅极和漏极接在一起；ＰＭＯＳ管（ＭＰ１），该管的源极和所述（ＭＰ２）管的栅极、漏极接在一起，而该管的衬底接电源Ｖｄｄ，该管的栅极接时钟信号ＣＬＫ；ＮＭＯＳ管（ＭＮ３），该管的源极和所述（ＭＰ１）管的漏极相连，该管的栅极、衬底都接地，而栅极接所述时钟信号ＣＬＫ；触发驱动电路，包括：ＮＭＯＳ管（ＭＮ５）衬底接地；ＮＭＯＳ管（ＭＮ６）衬底接地，而漏极和所述（ＭＮ５）管的漏极相连；第１反相器（Ｘ１），输入端接所述（ＭＮ５）管的栅极后构成该Ｄ触发器的输入端Ｄ，而该反相器（Ｘ１）的输出端接所述（ＭＮ６）管的栅极；ＮＭＯＳ管（ＭＮ１），该管的衬底、漏极都接地，而源极接所述（ＭＮ６）管的漏极，该（ＭＮ１）管的栅极和所述（ＭＰ１）管的漏极相连；反向并联的两个反相器：第２反相器（Ｘ２）和第３反相器（Ｘ３），该反相器（Ｘ２）的输出端接所述（ＭＮ６）管的源极，而该反相器（Ｘ２）的输入端接所述（ＭＮ５）管的源极；从动式触发电路，包括：ＮＭＯＳ管（ＭＮ７），该管的衬底接地，而栅极接所述第２反相器（Ｘ２）的输出端，标记为（ＳＡＬＡＴＣＨ＿Ｐ）端；ＮＭＯＳ管（ＭＮ８），该管的衬底接地，而栅极接所述第２反相器（Ｘ２）的输入端，标记为（ＳＡＬＡＴＣＨ＿Ｎ）端；ＮＭＯＳ管（ＭＮ２），该管的衬底、漏极都接地，栅极接所述时钟信号ＣＬＫ，而源极同时接所述（ＭＮ７）、（ＭＮ８）两管的漏极；反向并联的两个反相器：第４反相器（Ｘ４）和第５反相器（Ｘ５），该反相器（Ｘ５）的输出端和所述（ＭＮ８）管的源极相连，标记为（ＱＮ１）端，该反相器（Ｘ５）的输入端和所述（ＭＮ７）管的源极相连，标记为（ＱＩ）端；输出反相器（Ｘ６），该反相器（Ｘ６）的输入端接所述（ＱＩ）端，而输出端输出该Ｄ触发器的输出信号Ｑ；输出反相器（Ｘ７），该反相器（Ｘ７）的输入端接所述（ＱＮＩ）端，而输出端输出该Ｄ触发器的另一个输出信号ＱＮ。...

【技术特征摘要】

【专利技术属性】
技术研发人员：杨华中，高红莉，乔飞，汪蕙，
申请(专利权)人：清华大学，
类型：发明
国别省市：11[]