一种防止专用集成电路（ＡＳＩＣ）中的电平敏感扫描设计（ＬＳＳＤ）锁存电路中的逻辑电路的电流泄漏的方法。当ＡＳＩＣ在制造测试模式时，电源门控电路的输入端的门控信号被设置为超过电源门控电路中的晶体管的阈值电压。因此门控信号使得电源门控电路能使电流到达ＬＳＳＤ锁存电路。当ＡＳＩＣ在正常功能模式时，门控信号被设置为低于阈值电压。因此门控信号使得电源门控电路防止电流到达ＬＳＳＤ锁存电路中的特定的逻辑电路（例如，扫描逻辑），从而通过防止在ＬＳＳＤ锁存电路中的电流泄漏和热生成而保存了ＡＳＩＣ中的功率。
【技术实现步骤摘要】
本专利技术一般涉及专用集成电路(ASIC)的领域，具体涉及锁存电路。更 具体地，本专利技术涉及用于防止电平敏感扫描设计(LSSD)锁存电路中的电流 泄漏的改进的方法和系统。
技术介绍
专用集成电路(ASIC)是为一个或多个特定用途定制的集成电路(IC)。 锁存器包含多个逻辑门(gate)电路并用于存储异步时序逻辑系统的信息。由于 单个锁存电路可以存储一比特的信息，因此ASIC内典型地采用多个锁存器。 随着电路尺寸持续变小，传统ASIC的功率密度正变得过大。在传统的ASIC中，当信号值改变时功率主要由有源逻辑消耗。然而， 功率还可能因为从源极到漏极的泄漏而损耗。随着电路密度增加，由电路测 试器接触的引脚的数量与包含在设计中的随机逻辑量之间的比率减小，从而， 使得制造测试更加难以发现制造缺陷(例如，定在(stuck at) 0或定在1)。为了增加电路设计的内部逻辑的可观测性和可控制性，设计者经常利用 电平敏感扫描设计(LSSD)。 LSSD提供ASIC设计中的各点，在这些点中测 试器可以在制造测试期间直接扫描各值。在电路经过制造测试之后(也就是 在功能模式中)，扫描时钟典型地从LSSD锁存器的扫描逻辑部分断开连接。 然而，锁存器的扫描逻辑部分仍然典型地连接到ASIC的电源，这允许LSSD 锁存电路的扫描逻辑部分继续泄漏电流。ASIC在功能模式时产生的电流泄漏 使得LSSD锁存电路的扫描逻辑部分消耗额外的能量和产生不必要的热。由 于传统的ASIC可能包含数百万个锁存器，所以即使每一个锁存器中的少量 的电流泄漏也能产生大的累积功率损耗。因此，需要一种用于通过防止LSSD 锁存电路中的电流泄漏来降低功耗的改进的方法。
技术实现思路
公开了一种方法和系统，其用来防止在专用集成电路(ASIC)中的电平敏感扫描设计(LSSD)锁存电路内的扫描逻辑电路的电流泄漏。当ASIC正 经历制造相关的测试时，施加在电源门控(power gating )电路的输入端的门 控信号用于选择性地激活ASIC中的LSSD锁存器的扫描逻辑部分。在一个 实施例中，电源门控电路包括多个场效应晶体管(FET)和逻辑反相器。门 控信号施加到FET的栅极并接通/关断电源门控电路中的晶体管。当ASIC在 正常功能模式时(即，在制造测试完成后)，门控信号被设置为低于FET的 阈值电压，使得电源门控电路中的FET防止电流流到LSSD锁存器中的扫描 逻辑电路。当ASIC在正常功能模式时，通过防止LSSD锁存器中的扫描逻 辑电路的电流泄漏和热的产生，LSSD锁存器中的扫描逻辑电路的去激活于是 保存了功率。上述内容以及本专利技术的其他目的、特征和优点将在下面详细的书面说明中变得明显。附图说明当结合附图阅读时，通过参照下面图示的实施例的详细说明，本专利技术自 身以及其使用的优选模式、进一步的目的和优点将得到最好地理解，附图中图1描述了根据本专利技术的实施例的专用集成电路(ASIC )的高级方框图；图2A图示根据本专利技术的实施例的电源门控电路的示意图，该电源门控 电路耦合到包括分开的扫描逻辑和数据逻辑的第一电平敏感扫描设计 (LSSD)锁存电路、和完全由扫描逻辑组成的第二LSSD锁存电路；图2B图示根据本专利技术的实施例的电源门控电路的示意图，该电源门控 电路耦合到完全由扫描逻辑组成的第一 LSSD锁存电路、和完全由扫描逻辑 组成的第二 LSSD锁存电路；图2C图示根据本专利技术的实施例的电源门控电路的示意图，该电源门控 电路耦合到包括分开的扫描逻辑和数据逻辑的第一 LSSD锁存电路、和包括 分开的扫描逻辑和数据逻辑的第二 LSSD锁存电路；图2D图示根据本专利技术的实施例的电源门控电路的示意图，该电源门控 电路耦合到包括分开的扫描逻辑和数据逻辑的第一 LSSD锁存电路、和完全 由扫描逻辑组成的第二LSSD锁存电路；和图3是根据本专利技术的一个实施例、防止ASIC中的LSSD锁存电路内的 扫描逻辑电路的电流泄漏的示例性方法的高级逻辑流程图。具体实施例本申请提供一种方法和系统，其用于防止专用集成电路(ASIC)内的电 平敏感扫描设计(LSSD)锁存电路的扫描逻辑部分的电流泄漏。现在参照图1,描述了根据本专利技术的实施例的ASIC 100的高级方框图。 ASIC 100包括逻辑105、局部存储器110和时钟电路135。逻辑105包括耦 合到LSSD锁存器2 120的LSSD锁存器1 115。如在此采用的，LSSD指电 路设计，其包括多个位于电路中的各点，当测试电路时用户可以扫描所述各 点的信号值。局部存储器IIO可以被ASIC IOO的逻辑105中的附加电路(未 示出)采用。耦合到LSSD锁存器1 115和LSSD锁存器2 120的时钟电路135, 能生成由逻辑105中的各种电组件利用的一个或多个周期时钟信号。在其他 实施例中，逻辑105可以包括多于两个的互连LSSD锁存器，而提供逻辑105 的当前配置只是为了示例，而并不意味暗示对本专利技术的任何限制。根据示例性实施例，ASIC 100在数据输入125接收输入信号，并且随后 在数据输出130产生输出信号。如所示，LSSD锁存器1 ]15耦合到数据输入 125，而LSSD锁存器2 120耦合到数据输出130。在ASIC 100的运行期间, LSSD锁存器1 115在将中间的输出信号传递给LSSD锁存器2 120之前，利 用来自数据输入125和时钟电路135的信号执行一个或多个逻辑功能。LSSD 锁存器2 120利用来自LSSD锁存器1 115和时钟电路135的输入，执行一个 或多个逻辑功能，并在数据输出130生成输出信号。在附图的描述中，相似的元件被提供与在先各附图中的那些同样的名字 和参考标记。在后面的附图采用在不同上下文中或具有不同功能的元件的情况下，该元件被提供表示图号的不同的引导标号(如，对于图1为lxx,而 对于图2为2xx)。指派给各元件的特定标号仅提:供来帮助说明，而并不是意 味着暗示对本专利技术的任何(结构的或功能的)限制。现在参照图2A,描述了根据本专利技术的实施例的、与LSSD锁存器1 115 和LSSD锁存器2 120相关的电源门控电路200的示意图。LSSD锁存器1 115 包括扫描逻辑205和数据逻辑210。时钟信号"A一clk" 235的端子和输入信 号"Scan—data" 240的端子耦合到扫描逻辑20.5的输入端。类似地，时钟信 号"C—elk" 245的端子和输入信号"Func_data" 250的端子耦合到数据逻辑 电路2tO的输入端。此外，时钟信号"B elk" 255的端子耦合到LSSD锁存器2 120的第二输入端经由锁存器连接257耦合到来自 LSSD锁存器〗115的中间输出。LSSD锁存器2 120产生输出信号"Func—out" 260和"Scan—out" 265,它们组成了图1的数据输出130。LSSD锁存器1 115和LSSD锁存器2 120都包括电源端，在此电源(即， 漏电压(Vdd) 270和接地电压(Gnd) 275 )可以耦合到锁存器或其组件。具 体地，LSSD锁存器1的扫描逻辑205和数据逻辑210都提供连接到电源(Vdd 270和Gnd275 )的分开的端子。在本实施例中，.如下所述，扫描逻辑20本文档来自技高网...
【技术保护点】
一种电路，包括：一个或多个锁存电路；位于一个或多个锁存电路中的至少一个逻辑；和电源门控电路，其耦合到所述至少一个逻辑，该逻辑使得能够确定性地防止电流流到所述至少一个逻辑和从所述至少一个逻辑流出。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：程志斌，罗伯特G杰罗威茨，克劳迪娅M塔特维特，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]
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