处理涵盖跨越指令高速缓存线的分支目标地址高速区的分支的装置及方法制造方法及图纸

一种在微处理器中的分支控制装置。此装置包括分支目标地址高速缓存，用以高速分支指令是否涵盖跨越二条高速线的指示。当含有分支指令的第一部分的第一高速线的指令高速缓存提取地址击入分支目标地址高速缓存时，分支目标地址高速缓存会输出分支指令的目标地址及表示出涵盖状况。目标地址储存于缓存器中。下个循环提取地址会选择含有分支指令的第二部分的第二高速线。在提取含有分支指令的二条高速线之后，为了提取含有分支的目标指令的第三高速线，会将来自缓存器的目标地址送到指令高速缓存。三条高速线依次储存于指令缓冲器中，用以译码。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术是有关于微处理器中的分支目标地址高速区的领域，且特别是有关于一种涵盖跨越指令高速线的分支指令。指令提取阶段是提取目前执行程序中的下个指令。下个指令通常为具有下个连续存储器地址的指令。然而，就执行(taken)的分支指令而言，下个指令为通过此分支指令所指定的存储器地址的指令，通常是做为分支目标地址的参考。指令提取阶段是提取自指令高速缓存(cache)的指令。如果指令不存在于指令高速缓存中，则会从存储器组织阶层中的较高阶层(如从较高阶的高速缓存或从系统存储器)提取指令至高速缓存。所提取的指令用于指令译码阶段。指令译码阶段包括用以译码自指令提取阶段所接收到的指令字节的指令译码逻辑。就可支持可变长度指令的处理器(如x86结构的处理器)而言，指令译码阶段的功能之一就是将指令字节流(stream)格式化成分离的指令。格式化指令流包括决定每个指令的长度。也就是，指令格式化逻辑是接收自指令提取阶段的未区分的指令流，并且将指令字节流格式化(或符合语法)成各自的字节的群组。每个字节的群组为一个指令，此指令是组成通过处理器所执行的程序。指令译码阶段也可能包括将宏指令(如x86指令)转换成可本文档来自技高网...

【技术保护点】
一种在具有指令高速缓存的微处理器中的分支控制装置，耦接至一地址总线，用以将多个高速线送至一指令缓冲器，其特征是，该装置包括： 一分支指令之一目标地址，该目标地址是由一分支目标地址高速缓存所送出； 一涵盖信号，是由该分支目标地址高速缓存所送出，用以表示该分支指令是否涵盖跨越一第一高速线及一第二高速线；以及 一地址缓存器，耦接至该分支目标地址高速缓存，用以储存该目标地址； 其中当该涵盖信号表示该分支指令涵盖跨越该第一高速线及该第二高速线时，该地址缓存器会将该地址总线上的该目标地址送到该指令高速缓存，用以选择一第三高速线，该第三高速线包含该分支指令的一目标指令。

【技术特征摘要】
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【专利技术属性】
技术研发人员：布兰特，比恩，G葛兰，亨利，汤玛斯C麦当劳，
申请(专利权)人：智权第一公司，
类型：发明
国别省市：US[美国]