时钟控制电路制造技术

来自时钟发生器（１１）的时钟信号提供给门电路（１），在复位信号为“Ｈ”电平期间，时钟信号提供给内部电路（２），复位信号变为“Ｌ”电平时，通过在门控制电路（１２）进行中止时钟信号输出的控制，来防止在内部电路（２）的延迟信号大于时钟信号的１个周期时的误动作。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及时钟控制电路。更确切地说，本专利技术涉及在有复位等重负载信号或长延迟时间信号时能抑制消耗功率和电路规模的增加而达到要求性能的时钟控制电路。现有技术复位信号由于一次置位多个闩锁，因此扇出非常大。为此，复位信号从复位电路到闩锁传播需要时间，尤其是当工作频率较高时，从外部接到复位解除信号，将所有的闩锁由复位状态解除，要占掉时间成为误动作的原因。例如，图20所示电路中，图21B的复位信号经缓冲器20提供到D型触发器21～25的复位端子(R1～R5)。缓冲器20的输出有5个D型触发器21～25为负载，图21C的D型触发器21的复位信号R1和图21D的D型触发器25的复位信号R5的传播时间，有可能错过图21A所示的时钟信号的1个周期。这时，由复位信号R1复位的D型触发器21和复位信号R5复位的D型触发器25的复位解除时间错过了时钟周期，成为误动作的原因。系统的最高频率取决于最慢的路径，这样就因复位解除的路径延迟将LSI的工作频率降低，而使整体性能下降。为解决这个问题，虽有如图22所示，将缓冲器30的输出连接到树状结构的缓冲器31～34，或如图23所示，用输出较大的缓冲器40传播复位信号的方法，但在电路规模和功率消耗方面是不利的。另外，除复位信号之外，在向多个块供给的延迟时间较长的信号源也存在发生同样问题的可能性。例如，在图24所示，含有缓冲器40的输出连接多个缓冲器41～46那样扇出很大的节点的A→B的路径，从图25B所示的信号A的上升时间到图25C所示的B的上升时间的延迟时间超过图25A所示的时钟周期则引起误动作。作为解决这些问题的方法，存在与复位信号的情况一样，或组成树状结构或用较大的缓冲器传播复位信号的方式，同样在电路规模和功率消耗方面是不利的。
技术实现思路
因此，本专利技术的主要目的是提供在复位信号等延迟时间较长的信号的状态变化后或前后，通过降低时钟频率或中止时钟信号来解决上述问题的时钟控制电路。本专利技术简单地说，在响应第1信号，由门电路中止时钟信号的供给，第1信号从第1状态变为第2状态时，由门控制电路总是在一定期间中止时钟信号的供给。所以，依照本专利技术，第1信号传播经过足够的时间后，从门电路的输出再供给时钟信号，因此不会误动作。其结果，对延迟时间较长的节点，不需要使用大的缓冲器或采取树状结构，就可以实现消耗功率或面积小的电路。本专利技术的另一种情况，响应第1信号，由门电路中止时钟信号的供给，同时响应第1信号由门控制电路生成逻辑电平变化的第2信号，在第2信号的逻辑电平变化的前后中止时钟信号的供给。本专利技术的另一种情况，响应第1信号，由时钟变换电路降低时钟信号的频率，第1信号从第1状态变为第2状态时，由时钟切换电路总是在一定期间降低时钟信号的频率。本专利技术的另一种情况，响应第1信号，由时钟变换电路输出由时钟变换电路降低了频率的时钟信号，同时由时钟切换电路响应第1信号生成逻辑电平变化的第2信号，在第2信号的逻辑电平变化的前后降低时钟信号的频率。附图说明图1是本专利技术第1实施例的时钟控制电路的示意框图。图2A～2E是图1所示时钟控制电路的时序图。图3是图1所示门控制电路例的示意图。图4是图1所示门控制电路其它例的示意图。图5是本专利技术第2实施例的示意框图。图6A～6G是图5的动作说明时序图。图7是图5所示门控制电路例的示意图。图8是图5所示门控制电路其它例的示意图。图9是本专利技术第3实施例的时钟控制电路的示意框图。图10是图9所示时钟变换器具体例的示意电路图。图11A～11F是图9所示实施例的动作说明时序图。图12是本专利技术第4实施例的时钟控制电路的示意框图。图13是本专利技术第5实施例的时钟控制电路的示意框图。图14A～14D是图13所示实施例的时序图。图15是图13所示门控制电路例的示意图。图16是图13所示门控制电路其它例的示意图。图17是本专利技术第6实施例的时钟控制电路的示意框图。图18A～18E是图17所示实施例的时序图。图19是本专利技术第7实施例的时钟控制电路的示意框图。图20是缓冲器连接5个D型触发器的现有例电路图。图21A～21D是图20所示现有例的时序图。图22是缓冲器电路成为树状结构的现有例电路图。图23是在输出大的缓冲器电路驱动D型触发器的现有例电路图。图24是具有包含扇出较大的节点的路径的电路图。图25A～25C是图24电路的时序图。实施方式(实施例1)图1是本专利技术第1实施例的时钟控制电路的示意框图。图1中，本实施例的时钟控制电路由2输入门电路1和门控制电路12构成。时钟发生器11产生时钟信号(以下，图中以CLOCK标记)提供给门电路1的1个输入。外部端子10输入复位信号，这个复位信号提供到门控制电路12的同时还提供到内部电路2。门控制电路12响应复位信号输出时钟控制信号(以下，图中以CLOCK_CNT标记)，将该反相信号提供到门电路1的另一输入。门电路1是将时钟信号与时钟控制信号的反相信号进行AND逻辑运算的AND逻辑门，它输出的内部时钟信号(以下，图中以ICLK标记)提供给内部电路2。内部电路2是实现在这个半导体芯片上形成的集成电路的主要功能的电路，有图20一样的构成，包含缓冲电路20和多个D型触发器21～25同时还包含接收来自门电路1输出的内部时钟信号的缓冲电路26。复位信号经缓冲电路20都提供到各D型触发器21～25的复位端子，使记忆内容复位。内部时钟信号经缓冲电路20都提供到各D型触发器21～25的时钟端子，以存储与内部时钟信号ICLK的上升(或下降)沿同步提供给D端子的数据。门控制电路12响应复位信号由门电路1中止时钟信号的供给，特别是在复位信号的电平变化后立即中止时钟信号的供给。门电路12特别每当复位信号由“H”电平变为“L”电平时都以相同的期间中止时钟信号的供给，而在复位信号由“L”电平变为“H”电平时不中止时钟信号的供给。其具体结构第1例如图3的电路，其第2例为图4的电路。另外，图1所示时钟发生器11和门控制电路12和门电路1及内部电路2都在一共同的半导体芯片上形成的。但时钟发生器11不设在芯片上，由芯片外部提供时钟信号也是可以的。图2A～图2E是图1所示时钟控制电路的时序图。向门电路1提供时钟信号，图2B所示复位信号(RESET)在“H”电平期间，时钟控制信号如图2E所示为“L”电平，该期间如图2A所示有内部时钟信号输出。当复位信号变为“L”电平时钟控制信号变为“H”电平时，该期间时钟信号中止输出，门电路1的输出为“L”电平。因此，基于图2B所示复位信号，提供到内部电路的复位信号R1(图2C)，R5(图2D)的延迟差即使大于时钟信号的1个周期，传播复位信号R1，R5之后经过足够时间门电路1再供给时钟信号，所以不会有误动作。其结果，对延迟时间大的节点，没有必要使用上述图24所示大缓冲器或采取如图22所示树状结构，而实现消耗功率和面积小的电路。其次，图3所示门控制电路包括，延迟复位信号的延迟元件3，和在一输入接受复位信号的逻辑反相信号，在另一输入接受延迟元件3的输出信号，进行AND逻辑运算的AND电路4。另外，延迟元件3由多个缓冲元件串联构成，延迟时间设定成与时钟中止供给期间的时间一致。图2B所示复位信号经延迟元件3延迟后输入到AND电路4，输出比复位信号延迟了的图2E的时钟控制本文档来自技高网...

【技术保护点】
一种时钟控制电路，包含 中止时钟信号供给的门电路（１）； 门控制电路（１２），其响应第１信号由上述门电路中止上述时钟信号的供给，在上述第１信号从第１状态变为第２状态时总是在一定期间中止上述时钟信号的供给。

【技术特征摘要】
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【专利技术属性】
技术研发人员：石见幸一，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]