时钟延迟电路和使用其的振荡电路、相位同步电路制造技术

在现有技术中，存在以下问题：在集成电路内部对外部时钟信号进行倍增的时钟生成电路中，仅能以为此而使用的数字延迟线的一个延迟元件时间单位来调整延迟时间，而存在生成的内部时钟信号的跳动等。本发明专利技术在生成倍频时钟信号的ＰＬＬ中，并联设置延迟时间不同的多个延迟元件，设有时钟延迟电路１７，以便于从这些延迟元件选择一个延迟元件。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及装入集成电路等中的适合于在生成与外部时钟信号同步的内部时钟信号时使用的时钟延迟电路和使用其的振荡电路、相位同步电路、时钟生成电路，特别是，涉及不受具有分离电路元件和晶体管元件等的最小延迟时间的限制，而能够按比该最小延迟时间更细的时间间隔刻度设定延迟时间的时钟延迟电路和使用其的振荡电路、相位同步电路、时钟生成电路。附图说明图11是表示与在信学技报Vol.97,No.106(1997年6月)号第29～36页所公开的方案相同的能够在集成电路上适当地形成的时钟生成电路的方框图。在图中，12是振荡电路，输入基准时钟信号，输出具有倍增了基准时钟信号的频率的倍频时钟信号；13是相位同步电路，使上述倍频时钟信号延迟，而输出使上述基准时钟信号与相位相一致的相位同步时钟信号。14是环路反相器，输入上述倍频时钟信号，把其反相；16是第一数字延迟线DDL(第一DDL)，输入环路反相器14的输出，把该输入根据设定进行时间延迟后输出；51是延迟微调电路，输入该第一DDL16的输出，把该输入根据设定进行时间延迟后作为倍频时钟信号输出。下面，把由这些电路14、16和51所形成的延迟环路称为倍增用延迟环路。19是第一相位比较电路，与上述倍频时钟信号一起输入基准时钟信号，把基准时钟信号的相位与倍频时钟信号的相位进行比较，输出表示相对于基准时钟信号的倍频时钟信号的相位差的第一相位差信号；20是第一延迟量切换电路，输入第一相位差信号，把对应于相位差的第一延迟量设定信号输出给第一DDL16和延迟微调电路51。振荡电路具有以上部分。24是第二数字延迟线DDL(第二DDL)，把多个延迟元件串联连接，在输入上述倍频时钟信号的同时，输出上述相位同步时钟信号；26是第二相位比较电路，输入基准时钟信号和来自第二DDL24的相位同步时钟信号，输出对应于两个时钟的相位差的第二相位差信号；27是第二延迟量切换电路，根据来自第二相位比较电路26的相位差信号而生成设定第二DDL24的延迟时间的第二延迟量设定信号。相位同步电路具有以上部分。图12是表示延迟微调电路51和第一DDL16的内部构成的电路图。在图中，52是DDL延迟元件，分别构成第一DDL16；53是微调延迟元件，具有与DDL延迟元件52相同的延迟时间，同时，输入第一DDL16的输出；54是输出选择器，输入第一DDL16的输出和微调延迟元件53的输出，选择任一方而输出。第二DDL24与第一DDL16相同具有把多个DDL延迟元件52串联连接的结构。下面对其动作进行说明。当环路反相器14接收倍频时钟信号的下降沿时，在预定延迟时间之后，从延迟微调电路51输出上升沿，反之，当环路反相器14接收倍频时钟信号的上升沿时，在预定延迟时间之后，从延迟微调电路51输出下降沿。通过重复这样的动作，在每个具有倍频用延迟环路的延迟时间中生成使高电平和低电平重复出现的时钟信号，其作为倍频时钟信号而输出。这样，该倍频时钟信号具有相当于由上述倍频用延迟环路所提供的延迟时间的两倍时间的周期。在环路反相器14、第一DDL16和延迟微调电路51这样动作的状态下，当接收基准时钟信号的上升沿时，第一相位比较电路19把基准时钟信号与倍频时钟信号的相位差进行比较，输出对应于该相位差的第一相位差信号。据此，第一延迟量切换电路20变更第一DDL16的延迟时间和延迟微调电路51的延迟时间，以减少该相位差。图13是通过这样的动作来表示上述现有的振荡电路12中的动作例子的时序图。该图是把倍频时钟信号的频率设定为基准时钟信号的频率的4倍时的例子。而且，如该图所示的那样，在从基准时钟信号的上升沿经过相当于其脉宽的时间的3/4以后，切换信号被施加在延迟微调电路51的输出选择器54上，由输出选择器54进行选择来从第一DDL16的输出切换为微调延迟元件53的输出。这样一来，在把到此之前的延迟时间作为n×Δd，把各延迟元件52和微调延迟元件53的延迟时间作为Δd来表示的情况下，相当于基准时钟信号的脉宽的时间的3/4以后的倍增用延迟环路的延迟时间变化为「(n+1)×Δd」。如以上那样，在现有的振荡电路12中，设置具有与DDL延迟元件52相同的延迟时间的微调延迟元件53的延迟微调电路，在基准时钟信号的一个周期之间切换微调延迟元件53的输出选择器54的选择动作，由此，能够得到与基准时钟信号同步并且使基准时钟信号的频率倍增4倍的倍频时钟信号。接着，在输入该倍频时钟信号的相位同步电路13中，第二DDL24把倍频时钟信号延迟预定的延迟时间，第二相位比较电路26把该延迟的倍频时钟信号的相位与上述基准时钟信号的相位进行比较，而生成对应于它们的相位差的第二相位差信号。接着，第二延迟量切换电路27变更第二DDL24的延迟时间，以便于减少第二相位差信号表示的相位差。这样一来，相位同步电路13输出最终与基准时钟信号相位相一致的相位同步时钟信号。如以上那样，在现有的时钟生成电路中，由振荡电路12来生成把基准时钟信号倍增4倍的倍频时钟信号，相位同步电路13能够使倍频时钟信号的相位与基准时钟信号或者与该基准时钟信号相关联的其他时钟信号保持同步，由此，具有基准时钟信号的4倍的频率，并且，能够得到与基准时钟信号或者其他时钟信号相同步的相位同步时钟信号。图14是表示由这样的现有时钟生成电路所得到的各种时钟信号的相互定时关系的时序图。通过在设置延迟微调电路51的同时，在基准时钟信号的一个周期内把延迟微调电路51的选择动作从第一DDL16的输出切换为微调延迟元件53的输出，由此，与仅使用第一DDL16来调整由延迟环路提供的延迟时间的现有时钟生成电路相比，能够把倍频时钟信号和基准时钟信号保持高度同步。例如，在把基准时钟信号倍增4倍的情况下，当延迟元件52、53的延迟时间都为Δd时，在仅有第一DDL16的延迟时间调整中，延迟时间必须通过每个4×2×Δd=8×Δd的延迟时间调整来取得同步，但是，在把由延迟微调电路51所产生的延迟时间调整进行组合的情况下，就能通过每个Δd的延迟时间调整来取得同步。由于现有的时钟生成电路具有以上那样的构成，因而在得到由延迟微调电路51所产生的同步的效果的情况下，就需要在倍增用延迟环路具有的延迟时间内切换延迟微调电路51，第一延迟量切换电路20等的切换控制系统电路的全体的动作速度成为高速。反之，由切换控制系统电路的全体的动作速度限制了上述倍增用延迟环路的最小延迟时间，而妨碍了由倍增用延迟环路所得到的倍频时钟信号的高频化。在现有的时钟生成电路中，通过在第一DDL16和延迟微调电路51所产生的延迟时间内切换延迟微调电路51，来得到由延迟微调电路51所产生的同步化的效果，因此，该倍频时钟信号的时钟脉宽只偏移了由延迟微调电路51所产生的微调时间即Δd的程度，如果从周期上说，只偏移了2×Δd的程度。这样，在倍频时钟信号中产生了非常大的跳动。同样的问题在把延迟微调电路51用于相位同步电路13中时同样发生。因此，考虑利用在「A 1V DSP for Wireless Communication」(Wai Lee等ISSCC97 Digest of Technical Papers,pp92～93,Feb.6,1997)中公开的锁相环电路(PLL电路)来对延迟时间进行微本文档来自技高网...

【技术保护点】
一种时钟延迟电路，具有：多个延迟元件，把所输入的同一时钟信号进行不同延迟时间的延迟，分别输出延迟时钟信号；选择器，从来自该多个延迟元件的多个延迟时钟信号中选择任一个并输出，其特征在于，把上述多个延迟时间设定为：使与时间相关的连续的任意两个延迟时钟信号之间的时间差短于由上述多个延迟元件所提供的多个延迟时间的最小值。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：石见幸一，石川和幸，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]