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在现有技术中，存在以下问题：在集成电路内部对外部时钟信号进行倍增的时钟生成电路中，仅能以为此而使用的数字延迟线的一个延迟元件时间单位来调整延迟时间，而存在生成的内部时钟信号的跳动等。本发明在生成倍频时钟信号的ＰＬＬ中，并联设置延迟时间不同的...
该专利属于三菱电机株式会社所有，仅供学习研究参考，未经过三菱电机株式会社授权不得商用。

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