【技术实现步骤摘要】
电路结构、半导体元件及其制造方法
[0001]本公开是有关于一种集成电路及其制造方法，且特别是有关于一种半导体元件及其制造方法
。
技术介绍
[0002]非易失性存储器具有可使得存入的数据在断电后也不会消失的优点，因此广泛采用于个人计算机和其他电子设备中
。
目前业界较常使用的三维存储器包括或非门
(NOR)
存储器以及与非门
(NAND)
存储器
。
此外，另一种三维存储器为与门
(AND)
存储器，其可应用在多维度的存储器阵列中而具有高集成度与高面积利用率，且具有操作速度快的优点
。
因此，三维存储器元件的发展已逐渐成为目前的趋势
。
然而，仍存在许多与三维存储器元件相关的挑战
。
技术实现思路
[0003]本公开实施例提出一种半导体元件可以在垂直柱阵列的周边形成电阻
。
[0004]本公开实施例提出一种半导体元件的制造方法可以与现有工艺整合而在垂直柱阵列的周边形成电阻
。
[0005]依据本公开实施例的一种半导体元件包括：介电基底
、
复合堆叠结构
、
垂直柱阵列以及电阻
。
所述介电基底包括第一区与第二区
。
所述复合堆叠结构位于所述第一区与所述第二区的所述介电基底上方
。
所述垂直柱阵列设置于在所述第一区中的所述复合堆叠结构中
。
所述电阻...
【技术保护点】
【技术特征摘要】
1.
一种半导体元件，包括：介电基底，其中所述介电基底包括第一区与第二区；复合堆叠结构，位于所述第一区与所述第二区的所述介电基底上方；垂直柱阵列，设置于在所述第一区中的所述复合堆叠结构中；以及电阻，与所述垂直柱阵列侧向相邻，于所述第二区的所述复合堆叠结构的下方延伸，且穿过所述复合堆叠结构，并延伸至所述复合堆叠结构的上方
。2.
根据权利要求1所述的半导体元件，其中所述电阻包括：多个导体柱，延伸穿过所述复合堆叠结构的中间堆叠结构，其中所述中间堆叠结构包括彼此交替堆叠的多个中间层与多个绝缘层；多个第一导电特征，位于所述介电基底与所述复合堆叠结构之间；以及多个第二导电特征，位于所述复合堆叠结构之上，其中所述多个导体柱电性连接所述多个第一导电特征与所述多个第二导电特征
。3.
根据权利要求2所述的半导体元件，还包括多个虚拟通道柱，延伸穿过所述中间堆叠结构，其中所述电阻的所述多个导体柱穿过所述多个虚拟通道柱
。4.
根据权利要求3所述的半导体元件，其中所述多个第一导电特征之一连接所述多个导体柱的两个导体柱，所述两个导体柱在同一个虚拟通道柱中或两个虚拟通道柱
。5.
根据权利要求2所述的半导体元件，其中所述多个第一导电特征具有岛形
、I
型或
L
型，所述电阻具有蛇形
。6.
根据权利要求2所述的半导体元件，其中所述多个第二导电特征包括：多个介层窗，连接所述多个导体柱；以及多个导线，连接所述多个介层窗
。7.
根据权利要求6所述的半导体元件，其中部分所述多个导线彼此直接连接，另一部分所述多个导线彼此分离
。8.
一种电路结构，包括：复合堆叠结构，位于介电基底上，其中所述复合堆叠结构包括中间堆叠结构，所述中间堆叠结构包括彼此交替堆叠的多个中间层与多个绝缘层；多个虚拟通道柱，延伸穿过所述中间堆叠结构；多个导体柱，延伸穿过所述多个虚拟通道柱且电性连接所述多个虚拟通道柱；停止层，位于所述介电基底与所述复合堆叠结构之间，其中所述停止层包括多个第一导电特征；以及内连线结构，位于所述复合堆叠结构之上，所述内连线结构包括多个第二导电特征，其中部分所述多个导体柱
、
部分所述多个第一导电特征以及部分所述多个第二导电特征彼此连接形成电阻
。9.
根据权利要求8所述的电路结构，其中所述多个第一导电特征之一连接在所述多个导体柱中的在同一个虚拟通道柱中的两个导体柱，所述多个第一导电特征的另一个连接在所述多个导体柱中的在两个虚拟通道柱中的两个导体柱
。10.
根据权利要求8所述的电路结构，其中所述多个第二导电特征包括：多个介层窗，连接所述多个导体柱；以及多个导线，连接所述多个介层窗
。
11.
根据权利要求
10
所述的电路结构，其中所述多个导线的其中之一连接两个介层窗，且所述的两个介层窗连接在同一个虚拟通道柱或两个虚拟通道柱中的两个导体柱
。12.
根据权利要求8所述的电路结构，其中所述中间堆叠结构在所述介电基底的周边区，所述周边区在所述介电基底的垂直柱阵列区周围
。13.
根据权利要求
12<...
【专利技术属性】
技术研发人员：梁立言，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：
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