半导体器件制造技术

实施方式提供能够实现制造的效率化的存储器器件。实施方式的半导体器件具备：第一芯片(10)，包含第一通孔(VB)；以及第二芯片(11)，包含第二通孔(CB)，经由通孔(VB)、(CB)与第一芯片电连接，且在与第一面(BF)垂直的第一方向上与第一芯片重叠。第一通孔具有沿着与第一面平行的第二方向的第一边(S1)、以及沿着与第一面平行且与第二方向交叉的第三方向的第二边(S2)，第二通孔具有沿着第三方向的第三边(S3)、以及沿着第二方向的第四边(S4)。第一边的尺寸(L1)比第二边的尺寸(W1)大，第三边的尺寸(L2)比所述第四边的尺寸(W2)大，第一通孔以第一边与第三边交叉的方式与所述第二通孔接触。触。触。

【技术实现步骤摘要】
半导体器件
[0001]本申请主张基于日本专利申请2022
‑
46644号(申请日：2022年3月23日)的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0002]本专利技术的实施方式涉及半导体器件。

技术介绍

[0003]已知具有多个半导体芯片贴合的构造的半导体器件。

技术实现思路

[0004]实施方式提供能够实现制造的效率化的存储器器件。
[0005]实施方式的半导体器件具备：第一半导体芯片，包含元件和被设于第一面内的第一通孔；以及第二半导体芯片，包含被设于第二面内的第二通孔、和经由所述第一通孔以及第二通孔与所述元件电连接的电路，且在相对于所述第一面以及第二面垂直的第一方向上与所述第一半导体芯片重叠，所述第一通孔具有沿着与所述第一面平行的第二方向的第一边、以及沿着与所述第一面平行且与所述第二方向交叉的第三方向的第二边，所述第二通孔具有沿着所述第三方向的第三边、以及沿着所述第二方向的第四边，所述第二方向上的所述第一边的尺寸比所述第三方向上的所述第二边的尺寸大，所述第三方向上的所述第三边的尺寸比所述第二方向上的所述第四边的尺寸大，所述第一通孔以所述第一边与所述第三边交叉的方式与所述第二通孔接触。
附图说明
[0006]图1是表示包含第一实施方式的存储器器件的系统的框图。
[0007]图2是表示第一实施方式的存储器器件的存储器单元阵列的构成例的电路图。
[0008]图3是表示第一实施方式的存储器器件的构造的概要的图。/>[0009]图4是表示第一实施方式的存储器器件的剖面构造的剖面图。
[0010]图5是表示第一实施方式的存储器器件的平面布局的俯视图。
[0011]图6是表示第一实施方式的存储器器件的平面布局的俯视图。
[0012]图7是表示第一实施方式的存储器器件的贴合部的构造例的俯瞰图。
[0013]图8是表示第一实施方式的存储器器件的贴合部的构造例的俯视图。
[0014]图9是表示第一实施方式的存储器器件的贴合部的构造例的剖面图。
[0015]图10是表示第一实施方式的存储器器件的布局的一个例子的俯视图。
[0016]图11是表示第一实施方式的存储器器件的布局的一个例子的俯视图。
[0017]图12是表示第一实施方式的存储器器件的布局的一个例子的俯视图。
[0018]图13是表示第一实施方式的存储器器件的布局的一个例子的俯视图。
[0019]图14是表示第一实施方式的存储器器件的布局的一个例子的俯视图。
[0020]图15是表示第一实施方式的存储器器件的构成例的电路图。
[0021]图16是表示第一实施方式的存储器器件的布局的一个例子的俯视图。
[0022]图17是表示第一实施方式的存储器器件的布局的一个例子的俯视图。
[0023]图18是表示第一实施方式的存储器器件的布局的一个例子的俯视图。
[0024]图19是表示第二实施方式的存储器器件的构成例的框图。
[0025]图20是表示第三实施方式的存储器器件的构成例的框图。
[0026]图21是表示第四实施方式的半导体器件的构成例的框图。
[0027]图22是表示第五实施方式的半导体器件的构成例的示意图。
具体实施方式
[0028]参照图1至图22，对实施方式的半导体器件进行说明。
[0029]以下，一边参照附图，一边对本实施方式详细地进行说明。在以下的说明中，对具有相同功能以及构成的要素标注相同附图标记。
[0030]此外，在以下的各实施方式中，在末尾标注有用于进行区别的带有数字/英文的参照附图标记的构成要素(例如电路、布线、各种电压以及信号等)在可以不相互区别的情况下，使用省略了末尾的数字/英文的记载(参照附图标记)。
[0031][实施方式][0032](1)第一实施方式
[0033]参照图1至图19，对第一实施方式的半导体器件进行说明。第一实施方式的半导体器件是存储器器件。
[0034](1a)构成例
[0035]＜整体构成＞
[0036]参照图1至图3，对第一实施方式的存储器器件的整体构成进行说明。
[0037]图1是用于对包含本实施方式的存储器器件1的存储器系统SYS的构成例进行说明的框图。
[0038]如图1所示，存储器系统SYS经由主机总线与主机器件9连接。存储器系统SYS可以从主机器件9请求数据的写入、数据的读出以及数据的消除。
[0039]主机器件9例如是个人计算机或者服务器等。主机总线例如是基于SD
TM
接口、SAS(Serial attached SCSI(small computer system interface)：串行连接小型计算机接口)、SATA(Serial ATA(advanced technology attachment)：串行高级技术附件)、PCIe(Peripheral component interconnect express：外围组件快速互联)或者NVMe(Non
‑
volatile memory express：非易失性存储器)等接口标准的总线。另外，存储器系统SYS也可以通过无线通信与主机器件9连接。
[0040]存储器系统SYS包含本实施方式的存储器器件1和存储器控制器5。
[0041]存储器控制器5与存储器器件1电结合。存储器控制器5将指令CMD、地址信息ADD以及多个控制信号发送至存储器器件1。
[0042]存储器器件1是非易失性半导体存储器器件。例如本实施方式的存储器器件1是NAND闪存1。
[0043]存储器器件1接受指令CMD、地址信息ADD以及多个控制信号。数据DT在存储器器件
1与存储器控制器5之间被传送。以下，在写入序列时，从存储器控制器5被传送至存储器器件1的数据DT被称为写入数据。写入数据DT被写入至存储器器件1内。在读出序列时，从存储器器件1被传送至存储器控制器5的数据DT被称为读出数据。读出数据DT从存储器器件1读出。
[0044]存储器器件1例如包含存储器单元阵列110、指令寄存器120、地址寄存器130、行控制电路140、感测放大器电路150、驱动器电路160、电压生成电路170、输入输出电路180以及序列生成器190。
[0045]存储器单元阵列110存储数据。在存储器单元阵列110内设有多个位线以及多个字线。存储器单元阵列110包含多个块BLK。各块BLK是多个存储单元的集合。各存储单元与一个位线和一个字线相关联。存储器单元阵列110包含用于对存储器单元阵列110内的控制单位进行选择的多个选择栅极线。
[0046]在后面叙述存储器单元阵列110的内部构成。
[0047]指令寄存器120暂时地存储来自存储器控制器5的指令CMD。指令CMD例如是包含使序列生成器190执行本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其中，具备：第一半导体芯片，包含元件和被设于第一面内的第一通孔；以及第二半导体芯片，包含被设于第二面内的第二通孔、和经由所述第一通孔以及第二通孔与所述元件电连接的电路，且在相对于所述第一面以及第二面垂直的第一方向上与所述第一半导体芯片重叠，所述第一通孔具有沿着与所述第一面平行的第二方向的第一边、以及沿着与所述第一面平行且与所述第二方向交叉的第三方向的第二边，所述第二通孔具有沿着所述第三方向的第三边、以及沿着所述第二方向的第四边，所述第二方向上的所述第一边的尺寸比所述第三方向上的所述第二边的尺寸大，所述第三方向上的所述第三边的尺寸比所述第二方向上的所述第四边的尺寸大，所述第一通孔以所述第一边与所述第三边交叉的方式与所述第二通孔接触。2.根据权利要求1所述的半导体器件，其中，从所述第一方向观察，所述第一通孔以及第二通孔重叠成十字状。3.根据权利要求1所述的半导体器件，其中，所述第一半导体芯片包含设有所述元件的元件区域、以及与所述元件区域相邻且所述元件区域内的多个布线被引出的引出区域，所述第二半导体芯片包含设有所述电路的电路区域，所述第一通孔被设于所述引出区域内，所述第二通孔被设于所述电路区域内。4.根据权利要求1所述的半导体器件，其中，所述第一半导体芯片包含：第一布线，与所述元件连接，在所述第三方向上延伸，且被设于第一布线层级内；以及第二布线，与所述第一布线以及所述第一通孔连接，在所述第二方向上延伸，且被设于所述第一布线层级与所述第一面之间的第二布线层级内。5.根据权利要求4所述的半导体器件，其中，所述第二半导体芯片包含：第三布线，经由所述第二通孔与所述第二布线连接，且在所述第三方向上延伸。6.根据权利要求1所述的半导体器件，其中，所述第一半导体芯片包含第一导电层，所述第二半导体芯片包含第二导电层，所述第一通孔被设于所述第一导电层与所述第二通孔之间，所述第二通孔被设于所述第二导电层与所述第一通孔之间，所述第一导电层具有沿着所述第二方向的第五边、以及沿着所述第三方向的第六边，所述第二导电层具有沿着所述第三方向的第七边、以及沿着所述第二方向的第八边，所述第二方向上的所述第五边的尺寸比所述第三方向上的所述第六边的尺寸大，所述第三方向上的所述第七边的尺寸比所述第二方向上的所述第八边的尺寸大。7.根据权利要求6所述的半导体器件，其中，所述第一半导体芯片包含在与所述第一面平行的方向上与所述第一导电层相邻的多个第四布线，
所述第二半导体芯片包含在与所述第二面平行的方向上与所述第二导电层相邻的多个第五布线。8.根据权利要求6所述的半导体器件，其中，所述第一半导体芯片包含在与所述第一面...

【专利技术属性】
技术研发人员：冈田信彬，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：