用于选择三维存储器阵列中的块的横向晶体管及其形成方法技术

一种三维存储器器件，该三维存储器器件包括：绝缘层和导电层的交替堆叠；存储器开口填充结构，该存储器开口填充结构包括延伸穿过存储器阵列区中的该交替堆叠的相应竖直半导体沟道和存储器元件的相应竖直堆叠；通孔接触结构，该通孔接触结构在楼梯区中的每个阶梯处接触该导电层的阶梯式表面；以及接入晶体管的竖直堆叠，该竖直堆叠位于该楼梯区与该存储器阵列区之间。列区之间。列区之间。

【技术实现步骤摘要】
【国外来华专利技术】用于选择三维存储器阵列中的块的横向晶体管及其形成方法
[0001]相关申请
[0002]本申请要求2021年2月16日提交的美国非临时申请第17/176,829号和2021年5月28日提交的美国非临时申请第17/333,437号的优先权权益，该等申请的全部内容出于所有目的特此以引用的方式并入。


[0003]本公开大体上涉及半导体器件领域，并且具体来说，涉及一种采用横向晶体管来选择块的三维存储器器件及其制造方法。

技术介绍

[0004]每个单元具有一个位的三维竖直NAND串在T.Endoh等人的名称为“Novel Ultra High Density Memory With A Stacked
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Surrounding Gate Transistor(S
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SGT)Structured Cell”，IEDM Proc.(2001)33
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36的文章中公开。

技术实现思路

[0005]根据本公开的实施方案，一种三维存储器器件包括：绝缘层和导电层的交替堆叠，所述交替堆叠具有楼梯区、存储器阵列区和位于所述楼梯区与所述存储器阵列区之间的接入晶体管区；存储器开口填充结构，所述存储器开口填充结构包括延伸穿过所述存储器阵列区中的所述交替堆叠的相应竖直半导体沟道和存储器元件的相应竖直堆叠；通孔接触结构，所述通孔接触结构在所述楼梯区中的每个阶梯处接触所述导电层的阶梯式表面；以及接入晶体管的竖直堆叠，所述竖直堆叠位于所述接入晶体管区中。
[0006]根据本公开的实施方案，一种形成半导体结构的方法包括：在衬底上方形成绝缘层和牺牲材料层的交替堆叠；形成穿过所述交替堆叠的存储器元件；形成沿着第一水平方向横向延伸穿过所述交替堆叠的背侧沟槽，其中所述交替堆叠被划分成指状部区，所述指状部区通过所述背侧沟槽和邻接所述指状部区的端部的楼梯区沿着垂直于所述第一水平方向的第二水平方向彼此横向间隔开；用位于存储器阵列区内的第一导电层、位于所述楼梯区内的第二导电层和位于所述楼梯区与所述存储器阵列区之间的接入晶体管区中的有源半导体区替换所述牺牲材料层；形成穿过所述有源半导体区的竖直延伸的栅极通孔腔体；以及在所述通孔腔体中的每个通孔腔体中形成栅极电介质和竖直栅极电极。
附图说明
[0007]图1A是根据本公开的实施方案的在半导体衬底上形成半导体器件、较低层级介电材料层、较低层级金属互连结构和过程中源极层级材料层之后的示例性结构的竖直剖面图。图1B是图1A的示例性结构的部分的放大图。
[0008]图2是根据本公开的实施方案的在形成绝缘层和牺牲材料层的交替堆叠之后的示例性结构的竖直剖面图。
[0009]图3A是根据本公开的实施方案的在形成阶梯式表面和后阶梯式介电材料部分之后的示例性结构的竖直剖面图。
[0010]图3B是示例性结构沿着图3A的水平平面B
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B'的水平剖面图。
[0011]图3C是示例性结构的上部区沿着图3B的z字形竖直剖面平面C
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C'的竖直剖面平面。
[0012]图4A是根据本公开的实施方案的在形成支撑柱结构之后的示例性结构的竖直剖面图。
[0013]图4B是示例性结构沿着图4A的水平平面B
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B'的水平剖面图。
[0014]图4C是示例性结构的上部区沿着图4B的z字形竖直剖面平面C
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C'的竖直剖面平面。
[0015]图5A是根据本公开的实施方案的在形成存储器开口之后的示例性结构的竖直剖面图。
[0016]图5B是示例性结构沿着图5A的水平平面B
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B'的水平剖面图。
[0017]图5C是示例性结构的上部区沿着图5B的z字形竖直剖面平面C
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C'的竖直剖面平面。
[0018]图6A至图6G是根据本公开的实施方案的在存储器堆叠结构、任选的介电核心和漏极区形成于其中期间位于示例性结构内的存储器开口的顺序示意性竖直剖面图。
[0019]图7A是根据本公开的实施方案的在形成存储器开口填充结构之后的示例性结构的竖直剖面图。
[0020]图7B是示例性结构沿着图7A的水平平面B
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B'的水平剖面图。
[0021]图7C是示例性结构的上部区沿着图7B的z字形竖直剖面平面C
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C'的竖直剖面平面。
[0022]图8A是根据本公开的实施方案的在形成背侧沟槽之后的示例性结构的竖直剖面图。
[0023]图8B是示例性结构沿着图8A的水平平面B
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B'的水平剖面图。
[0024]图8C是示例性结构的上部区沿着图8B的z字形竖直剖面平面C
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C'的竖直剖面平面。
[0025]图9A至图9E示出了根据本公开的实施方案的在形成源极层级材料层期间存储器开口填充结构和背侧沟槽的顺序竖直剖面图。
[0026]图10A是根据本公开的实施方案的在形成掩模材料之后的示例性结构的竖直剖面图。
[0027]图10B是示例性结构沿着图10A的水平平面B
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B'的水平剖面图。
[0028]图10C是示例性结构的上部区沿着图10B的z字形竖直剖面平面C
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C'的竖直剖面平面。
[0029]图11A是根据本公开的实施方案的在形成背侧凹陷之后的示例性结构的竖直剖面图。
[0030]图11B是示例性结构沿着图11A的水平平面B
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B'的水平剖面图。
[0031]图11C是示例性结构的上部区沿着图11B的z字形竖直剖面平面C
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C'的竖直剖面平面。
[0032]图12A是根据本公开的实施方案的在形成导电层之后的示例性结构的竖直剖面图。
[0033]图12B是示例性结构沿着图12A的水平平面B
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B'的水平剖面图。
[0034]图12C是示例性结构的上部区沿着图12B的z字形竖直剖面平面C
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C'的竖直剖面平面。
[0035]图13A至图13E是根据本公开的实施方案的形成示例性结构的接入晶体管的有源区的步骤期间示例性结构的接入晶体管沿着图12A的水平平面B
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B'的水平剖面图。
[0036]图14A是根据本公开的实施方案的在形成有源区之后的示例性结构的竖直剖面图。
[0037]图14B是示例性结构沿着图14A的水平平面B
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B'的水平剖面图。
[0038]图14C是示例性结构的上部区沿着图14B的z字形竖直剖面平面C
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C'的竖直剖面平面。
[0039]图15A是根据本公开的实施方案的在形成背侧沟槽填充结构之后的示例性结构的竖直剖面图。
[0040]图15B是示例性结构沿着图15A的水平平面B
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B'的水平剖面图。
...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种三维存储器器件，所述三维存储器器件包括：绝缘层和导电层的交替堆叠，所述交替堆叠具有楼梯区、存储器阵列区和位于所述楼梯区与所述存储器阵列区之间的接入晶体管区；存储器开口填充结构，所述存储器开口填充结构包括延伸穿过所述存储器阵列区中的所述交替堆叠的相应竖直半导体沟道和存储器元件的相应竖直堆叠；通孔接触结构，所述通孔接触结构在所述楼梯区中的每个阶梯处接触所述导电层的阶梯式表面；以及接入晶体管的竖直堆叠，所述竖直堆叠位于接入晶体管区中。2.根据权利要求1所述的三维存储器器件，所述三维存储器器件还包括延伸穿过所述交替堆叠的多个沟槽，其中所述多个沟槽将所述交替堆叠分离成在所述存储器阵列区中但不在所述楼梯区中的多个指状部区，并且所述指状部区中的每个指状部区包括相应存储块中的一个存储块。3.根据权利要求2所述的三维存储器器件，其中：每个导电层包括一个阶梯并且仅与用于多个存储块的一个通孔接触结构接触；所述导电层在第一水平方向上延伸；并且所述阶梯仅沿着垂直于所述第一水平方向的第二水平方向上下阶跃。4.根据权利要求2所述的三维存储器器件，其中：所述接入晶体管中的每个接入晶体管包括栅极电极、栅极电介质和有源区，所述有源区包括源极区、漏极区和位于所述源极区与所述漏极区之间的沟道区；并且每个接入晶体管的所述有源区位于与相应导电层相同的层级处。5.根据权利要求4所述的三维存储器器件，其中所述栅极电极竖直延伸穿过接入晶体管的所述竖直堆叠的所述有源半导体区，使得每个栅极电极在接入晶体管的所述竖直堆叠中的所有接入晶体管之间共享。6.根据权利要求4所述的三维存储器器件，其中：每个有源半导体区内的所述源极区与所述沟道区之间的每个界面包括所述源极区的第一竖直笔直且横向凹表面，所述第一竖直笔直且横向凹表面接触所述沟道区的第一竖直笔直且横向凸表面；并且每个有源半导体区内的所述漏极区与所述沟道区之间的每个界面包括所述漏极区的第一竖直笔直且横向凹表面，所述第一竖直笔直且横向凹表面接触所述沟道区的第二竖直笔直且横向凸表面。7.根据权利要求6所述的三维存储器器件，其中：所述多个沟槽在第一水平方向上延伸穿过所述交替堆叠，并且沿着垂直于所述第一水平方向的第二水平方向间隔开；所述源极区沿着所述第二水平方向延伸穿过两个相邻沟槽之间的所述多个指状部区中的相应一个指状部区；所述漏极区沿着所述第二水平方向延伸穿过两个相邻沟槽之间的所述多个指状部区中的相应一个指状部区，并且沿着所述第一水平方向与同一有源区的所述相应源极区分离；并且所述沟道区沿着所述第二水平方向延伸穿过两个相邻沟槽之间的所述多个指状部区
中的相应一个指状部区，并且位于同一有源区的所述相应源极区与所述漏极区之间。8.根据权利要求7所述的三维存储器器件，其中所述相应指状部区还包括：所述源极区的所述第一竖直笔直且横向凹表面中的两个表面，所述两个表面接触所述沟道区的两个第一竖直笔直且横向凸表面；以及所述漏极区的所述第一竖直笔直且横向凹表面中的两个表面，所述两个表面接触所述沟道区的两个第二竖直笔直且横向凸表面。9.根据权利要求8所述的三维存储器器件，其中所述相应指状部区还包括：所述源极区的两个第二竖直笔直且横向凸表面，所述两个表面接触所述第一导电层中相应一个第一导电层的两个第一竖直笔直且横向凹表面；以及所述漏极区的两个第二竖直笔直且横向凸表面，所述两个表面接触所述第二导电层中相应一个第二导电层的两个第二竖直笔直且横向凹表面。10.根据权利要求7所述的三维存储器器件，其中：所述栅极电极中的每个栅极电极具有平行于所述第一水平方向的一对平面侧壁；所述沟道区中的每个沟道区包括沿着第二水平方向具有均一宽度的区段；所述沟道区中的每个沟道区在相应相邻的一对源极区与漏极区之间沿着所述第一水平方向具有不均一的沟道长度，所述不均一的沟道长度沿着所述第二水平方向变化；并且所述栅极电介质中的每个栅极电介质接触至少一个沟道区、至少一个源极区和至少一个漏极区的侧壁，并且被所...

【专利技术属性】
技术研发人员：矢田信介，
申请(专利权)人：桑迪士克科技有限责任公司，
类型：发明
国别省市：