本发明专利技术涉及碳化硅半导体装置的制造方法，其不太使制造工序数增加，就能容易地制造可以得到所希望的耐电压特性的杂质浓度范围大的ＪＴＥ区域。该方法包含：在第一导电型的碳化硅晶片的表面内，对作为第一杂质的铝和作为第二杂质的硼进行离子注入，形成具有规定间隔的第二导电型的第一区域的工序；通过活性化退火处理使在第一区域中包含的作为第二杂质的硼向周围扩散，在碳化硅晶片的表面内从第一区域形成ＪＴＥ区域的工序；在相当于包含第一区域的一部分的第一区域之间的碳化硅晶片的表面上形成第一电极的工序；以及在碳化硅晶片的背面上形成第二电极的工序。
【技术实现步骤摘要】
本专利技术涉及，特别涉及碳化硅半导体装置的终端结 构的制造方法。
技术介绍
作为衬底材料使用了碳化硅(SiC)的半导体装置(碳化硅半导体装置)与使用了 作为现有衬底材料的硅(Si)的半导体装置(硅半导体装置)相比，已知是耐电压特性和温 度特性优越的半导体装置，并且提出了各种各样的碳化硅半导体装置，但实现可经受实用 的碳化硅半导体装置仍然存在许多需要解决的问题。作为这些问题中的一个，例如存在由 于集中于SBD (Schottky Barrier Diode，肖特基势垒二极管)的肖特基电极的端部、pn 二 极管(PN Diode)或MOSFET (Metal OxideSemicon ductor Field Effect Transistor,金属 氧化物半导体场效应晶体管)的pn结的端部的电场，从而半导体装置的耐电压特性显著下 降的问题。作为缓和这样的在肖特基电极的端部和pn结的端部产生的电场的结构，已知被 称为JTE(Junction Termination Extension，结终端扩展)的终端结构。该JTE是从肖特基电极的端部或pn结的端部朝向周围区域设置的、阶梯状地降低 杂质浓度的P型区域(以后，称为JTE区域)。换句话说，该JTE区域以杂质浓度从肖特基 电极的端部或pn结的端部朝向周围区域阶梯状地降低的方式，由杂质浓度不同的多个ρ型 区域构成。像这样，通过设置从肖特基电极的端部或Pn结的端部朝向周围区域阶梯状地降 低杂质浓度的P型区域，扩大杂质浓度的范围，从而得到具有所希望的耐电压特性的JTE区 域。(例如，参照专利文献1、专利文献2)专利文献1 日本专利申请特开2006-165225号公报专利文献2 日本专利申请特表2000-516767号公报本专利技术要解决的课题如上所述，为了得到具有所希望的耐电压特性的JTE区域，需要以杂质浓度从肖 特基电极或pn结的端部朝向周围区域阶梯状地降低的方式，设置杂质浓度不同的多个ρ型 区域，但为了形成这样的多个P型区域，需要形成的P型区域的数量的工序。例如，形成一 个P型区域，至少需要掩膜形成、离子注入、掩膜除去这3个工序。而且，需要形成的ρ型区 域的数量的这3个工序。
技术实现思路
本专利技术正是为了解决上述问题而完成的，其目的在于提供一种碳化硅半导体装置 的制造方法，该方法不太增加制造工序数，就能够容易地制造可以得到所希望的耐电压特 性的杂质浓度范围大的JTE区域。用于解决课题的方法本专利技术的的特征在于，包含在第一导电型的碳化5硅晶片的表面内，离子注入在活性化退火处理中不扩散而在上述碳化硅晶片内成为第二导 电型的第一杂质、和在活性化退火处理中扩散而在上述碳化硅晶片内成为第二导电型的第 二杂质，形成具有规定间隔的第二导电型的第一区域的工序；通过活性化退火处理使在上 述第一区域中包含的上述第二杂质向周围扩散，在上述碳化硅晶片的表面内从上述第一区 域起形成JTE区域的工序；在上述退火处理前的相当于包含上述第一区域的一部分的上述 第一区域之间的上述碳化硅晶片的表面上形成第一电极的工序；在上述碳化硅晶片的背面 上形成第二电极的工序。专利技术的效果根据本专利技术，能够得到如下，S卩，在第一导电型的碳 化硅晶片的表面内，在离子注入在活性化退火处理中不扩散而在上述碳化硅晶片内成为第 二导电型的第一杂质、和在活性化退火处理中扩散而在上述碳化硅晶片内成为第二导电型 的第二杂质之后，通过活性化退火处理使第一区域中包含的第二杂质向周围扩散，在碳化 硅晶片的表面内形成JTE区域，因此能够几乎不使制造工序数增加，就可以制造具有所希 望的耐电压特性的杂质浓度范围大的JTE区域。附图说明图1是表示作为本专利技术的实施方式1的碳化硅半导体装置的SBD的剖面图。图2是表示作为本专利技术的实施方式1的碳化硅半导体装置的SBD的制造工序的一 部分的说明图。图3是表示作为本专利技术的实施方式1的碳化硅半导体装置的SBD的制造工序的一 部分的说明图。图4是表示作为本专利技术的实施方式1的碳化硅半导体装置的SBD的制造工序的一 部分的说明图。图5是表示作为本专利技术的实施方式1的碳化硅半导体装置的SBD的制造工序的一 部分的说明图。图6是表示本专利技术的实施方式1的活性化退火处理后的JTE区域的ρ型杂质浓度 分布的说明图。图7是表示作为本专利技术的实施方式2的碳化硅半导体装置的SBD的剖面图。图8是表示作为本专利技术的实施方式2的碳化硅半导体装置的SBD的制造工序的一 部分的说明图。图9是表示本专利技术的实施方式2的活性化退火处理后的JTE区域的ρ型杂质浓度 分布的说明图。图10是表示作为本专利技术的实施方式3的碳化硅半导体装置的SBD的剖面图。图11是表示本专利技术的实施方式3的活性化退火处理后的JTE区域的ρ型杂质浓 度分布的说明图。图12是表示作为本专利技术的实施方式4的碳化硅半导体装置的pn 二极管的剖面 图。图13是表示作为本专利技术的实施方式4的碳化硅半导体装置的pn 二极管的制造工 序的一部分的说明图。图14是表示作为本专利技术的实施方式4的碳化硅半导体装置的pn 二极管的制造工 序的一部分的说明图。图15是表示作为本专利技术的实施方式4的碳化硅半导体装置的pn 二极管的制造工 序的一部分的说明图。图16是表示作为本专利技术的实施方式4的碳化硅半导体装置的pn 二极管的制造工 序的一部分的说明图。图17是表示作为本专利技术的实施方式4的碳化硅半导体装置的pn 二极管的制造工 序的一部分的说明图。图18是表示作为本专利技术的实施方式4的碳化硅半导体装置的pn 二极管的制造工 序的一部分的说明图。图19是表示本专利技术的实施方式4的活性化退火处理后的JTE区域的ρ型杂质浓 度分布的说明图。图20是表示作为本专利技术的实施方式5的碳化硅半导体装置的pn 二极管的剖面 图。图21是表示作为本专利技术的实施方式5的碳化硅半导体装置的pn 二极管一部分的 部分剖面图。图22是表示作为本专利技术的实施方式5的碳化硅半导体装置的pn 二极管一部分的 部分剖面图。图23是表示作为本专利技术的实施方式6的碳化硅半导体装置的pn 二极管的剖面 图。图24是表示作为本专利技术的实施方式6的碳化硅半导体装置的pn 二极管的制造工 序的一部分的说明图。图25是表示本专利技术的实施方式6的活性化退火处理后的JTE区域的ρ型杂质浓 度分布的说明图。图26是表示作为本专利技术的实施方式7的碳化硅半导体装置的pn 二极管的剖面 图。图27是表示作为本专利技术的实施方式8的碳化硅半导体装置的MOSFET的剖面图。图28是表示作为本专利技术的实施方式8的碳化硅半导体装置的MOSFET的制造工序 的一部分的说明图。图29是表示作为本专利技术的实施方式8的碳化硅半导体装置的MOSFET的制造工序 的一部分的说明图。图30是表示作为本专利技术的实施方式8的碳化硅半导体装置的MOSFET的制造工序 的一部分的说明图。图31是表示作为本专利技术的实施方式8的碳化硅半导体装置的MOSFET的制造工序 的一部分的说明图。图32是表示作为本专利技术的实施方式8的碳化硅半导体装置的MOSFET的制造工序 的一部分的说明图。图33是表示作为本专利技术的实施方式8的碳化硅半导体装置的MOSFET的制造工序 的一部分的说明图。图34是表示作为本专利技术的实施方式8的碳化硅半导体装置的MOS本文档来自技高网...
【技术保护点】
一种碳化硅半导体装置的制造方法，其中，具备：在第一导电型的碳化硅晶片的表面内，对在活性化退火处理中不扩散而在所述碳化硅晶片内成为第二导电型的第一杂质、和在活性化退火处理中扩散而在所述碳化硅晶片内成为第二导电型的第二杂质进行离子注入，形成具有规定间隔的第二导电型的第一区域的工序；通过活性化退火处理使在所述第一区域中包含的所述第二杂质向周围扩散，在所述碳化硅晶片的表面内从所述第一区域形成ＪＴＥ区域的工序；在相当于包含所述第一区域的一部分的所述第一区域之间的所述碳化硅晶片的表面上形成第一电极的工序；以及在所述碳化硅晶片的背面上形成第二电极的工序。
【技术特征摘要】
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【专利技术属性】
技术研发人员：樽井阳一郎，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]
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