半导体存储装置及存储器系统制造方法及图纸

本发明专利技术提供一种能够抑制峰值电流的半导体存储装置以及存储器系统。实施方式的半导体存储装置具备：第一焊盘；时钟生成电路，生成第一时钟；输出电路，从所述第一焊盘输出所述第一时钟；指定电路，将基于所述第一时钟而生成的多个时隙中的一个指定为特定时隙；以及峰值控制电路，在被指示了动作时，使产生电流峰值的部分动作在与所述特定时隙对应的定时执行。的部分动作在与所述特定时隙对应的定时执行。的部分动作在与所述特定时隙对应的定时执行。

【技术实现步骤摘要】
半导体存储装置及存储器系统
[0001][关联申请][0002]本申请享受以日本专利申请2022
‑
057039号(申请日：2022年3月30日)为基础申请的优先权。本申请通过参考此基础申请而包括基础的全部内容。


[0003]本专利技术的实施方式涉及半导体存储装置以及存储器系统。

技术介绍

[0004]近年来，作为半导体存储装置，NAND型存储器正在普及。
[0005]在这样的半导体存储装置中，具有抑制峰值电流的要求。

技术实现思路

[0006]本实施方式提供能够抑制峰值电流的半导体存储装置以及存储器系统。
[0007]实施方式的半导体存储装置具备：第一焊盘；时钟生成电路，生成第一时钟；输出电路，从所述第一焊盘输出所述第一时钟；指定电路，将基于所述第一时钟而生成的多个时隙中的一个指定为特定时隙；以及峰值控制电路，在被指示了动作时，使产生电流峰值的部分动作的执行在与所述特定时隙对应的定时执行。
附图说明
[0008]图1是表示实施方式的存储器系统的结构例的框图。
[0009]图2是用于说明层叠配置有存储器芯片2的存储器件的结构例的示意剖视图。
[0010]图3是表示具有多个封装的存储器系统的结构例的框图。
[0011]图4是表示一个封装的结构例的说明图。
[0012]图5是表示本实施方式的非易失性存储器的结构例的框图。
[0013]图6是表示输入输出电路22的结构的一部分的电路图。
[0014]图7是表示逻辑控制电路21的结构的一部分的电路图。
[0015]图8是用于说明峰值使能信号的产生的说明图。
[0016]图9是用于说明峰值使能信号的产生的说明图。
[0017]图10是用于说明峰值动作控制的说明图。
[0018]图11是用于说明在峰值动作中产生的电流的说明图。
[0019]图12是用于说明在峰值动作中产生的电流的说明图。
[0020]图13是用于说明特定的存储器芯片2中的峰值动作控制的说明图。
[0021]图14是表示本专利技术的其他实施方式的说明图。
[0022]图15是表示SetFeature序列的时序图。
[0023]图16是表示SetFeature序列的时序图。
具体实施方式
[0024]以下，参照附图对本专利技术的实施方式进行详细说明。
[0025](第一实施方式)
[0026]在本实施方式中，在多芯片结构的半导体存储装置中，将特定的芯片作为读取器，将其他芯片作为跟随器，在全部芯片中利用读取器产生的时钟，能够控制各芯片的动作，由此抑制峰值电流。
[0027](存储器系统的结构)
[0028]图1是表示实施方式的存储器系统的结构例的框图。本实施方式的存储器系统具备存储器控制器1和一个以上的NAND型非易失性存储器。在图1中示出了具备4个NAND型非易失性存储器2A～2D的例子。以下，在不需要区分4个NAND型非易失性存储器2A～2D的情况下，代表性地称为NAND型非易失性存储器2。另外，也将NAND型非易失性存储器简称为非易失性存储器。存储器系统能够与未图示的主机连接。主机例如是个人计算机、移动终端等电子设备。各非易失性存储器2被芯片化。在以下的说明中，也将非易失性存储器2记载为存储器芯片2。这样的存储器芯片2有时在存储器件内被层叠配置。
[0029]图2是用于说明层叠配置有存储器芯片2的存储器件的结构例的示意剖视图。图2示出n个存储器芯片21、22、
…
、2
n
层叠在布线基板7上的例子。在不需要区分n个存储器芯片21、22、
…
、2
n
的情况下，称为存储器芯片2。存储器件5通过多个存储器芯片2来实现高的存储密度以及大的存储容量。
[0030]为了减小封装的尺寸(面积)，多个存储芯片2被层叠在基板上。被层叠的存储器芯片2使用接合线6或贯通电极等相互连接。
[0031]例如，如图2所示，在通过接合线6将上层的存储芯片2
n
与下层的存储芯片2
n
‑1连接的情况下，上层的存储芯片2
n
相对于下层的存储芯片2
n
‑1错开一定间隔而层叠。由此，设置于下层的存储芯片2
n
‑1的焊盘4A不被上层的存储芯片2
n
覆盖而露出。
[0032]例如，各存储器芯片2的焊盘4A与共同的接合线6连接，并与布线基板7的端子5连接。这样，多个存储器芯片2共享用于各信号的输入输出的布线。因此，多个存储器芯片2不能单独地驱动数据线。因此，共享数据线的多个非易失性存储器(及控制器)中的、能够输出数据的芯片仅为一个芯片。
[0033](峰值电流)
[0034]在采用图2那样的多芯片结构的情况下，有时多个存储器芯片2的单元(cell)动作的定时一致。在该情况下，有时会同时产生伴随着单元动作而在各存储器芯片2中产生的电流峰值，从而作为整体产生设想以上的峰值电流。因此，有时采用对每个存储器芯片2可以产生电流峰值的期间进行管理的TDPPM(Time Division Peak Power Management)。
[0035]然而，在该管理方法中，需要对全部存储器芯片2赋予共同的时钟来管理单元动作。以往，在TDPPM中，从控制器对全部存储器芯片2供给共同时钟。因此，存在产生用于时钟供给的端子、布线的增加、控制器的负载增大的缺点。
[0036]因此，也考虑在各存储器芯片2中使用在芯片内部产生的内部时钟来对峰值的产生期间进行管理的方法。但是，在该情况下，需要在每个规定期间使各个内部时钟同步，而且，在长时间动作的情况下，无法进行可靠的峰值电流的管理。
[0037](读取器和跟随器)
[0038]因此，在本实施方式中，使全部存储器芯片2中的特定的存储器芯片(以下，也称为读取器)产生时钟，利用与全部存储器芯片2共同连接的端子将该读取器产生的时钟供给到其他全部存储器芯片(以下，也称为跟随器)，由此能够实现稳定地进行峰值电流的产生期间的管理的TDPPM。
[0039]在图1中，非易失性存储器(存储器芯片)2是非易失性地存储数据的半导体存储装置。如图1所示，存储器控制器1与各非易失性存储器2经由NAND总线而连接。存储器控制器1根据来自主机的写入请求来控制向非易失性存储器2的数据的写入。另外，存储器控制器1按照来自主机的读出请求来控制从非易失性存储器2的数据的读出。存储器控制器1具备RAM(RandomAccess Memory：随机存取存储器)11、处理器12、主机接口13、ECC(Error Checkand Correct：错误检查与纠正)电路14以及存储器接口15。RAM11、处理器12、主机接口13、ECC电路14以及存储器接口15通过内部总线16彼此连接。
[0040]主机接口13将从主机接本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，具备：第一焊盘；时钟生成电路，生成第一时钟；输出电路，从所述第一焊盘输出所述第一时钟；指定电路，将基于所述第一时钟而生成的多个时隙中的一个指定为特定时隙；以及峰值控制电路，在被指示了动作时，使产生电流峰值的部分动作的执行在与所述特定时间时隙对应的定时执行。2.根据权利要求1所述的半导体存储装置，所述峰值控制电路使所述产生电流峰值的部分动作的执行待机至与所述特定时间时隙对应的定时为止。3.根据权利要求1所述的半导体存储装置，所述时钟生成电路、所述输出电路、所述指定电路以及所述峰值控制电路通过第一指令的接收而开始动作。4.根据权利要求1所述的半导体存储装置，所述时钟生成电路包括：振荡器；以及分频器，对所述振荡器的输出进行分频。5.根据权利要求4所述的半导体存储装置，所述分频器基于分频周期的信息而生成第一时钟，所述指定电路基于所述多个时隙的总数的信息以及所述特定时隙的信息，指定所述特定时隙。6.根据权利要求3所述的半导体存储装置，所述输出电路在被指定为读取器的情况下进行动作，在被指定为跟随器的情况下，无论所述第一指令的接收如何都不动作。7.根据权利要求5所述的半导体存储装置，还具备存储器，该存储器记录用于指定读取器...

【专利技术属性】
技术研发人员：阿部光弘，平岛康伯，本间充祥，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：