半导体存储装置制造方法及图纸

本发明专利技术的一实施方式提供一种提高了可靠性的半导体存储装置。半导体存储装置包含：存储胞阵列(17)，包含多个存储胞(MC)；字线(WL)，连接于多个存储胞；多个位线(BL)，分别连接于多个存储胞；感测放大器(19)，连接于多个位线；及控制器(14)，可执行包含反复的编程循环的写入动作，所述编程循环包含编程动作与验证动作。于在编程动作中对字线施加编程电压(VPGM)的期间内，感测放大器对多个位线分别施加第1电压(VSS)、高于第1电压的第2电压(VQPW1)、高于第2电压的第3电压(VQPW2)、及高于第3电压的第4电压(VHSA)中的任一电压。第4电压(VHSA)中的任一电压。第4电压(VHSA)中的任一电压。

【技术实现步骤摘要】
半导体存储装置
[0001][相关申请][0002]本申请享有以日本专利申请2022
‑
059354号(申请日：2022年3月31日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0003]本专利技术的实施方式涉及一种半导体存储装置。

技术介绍

[0004]作为半导体存储装置，已知NAND(Not AND，与非)型闪速存储器。

技术实现思路

[0005]在本专利技术的一实施方式中，提供一种提高了可靠性的半导体存储装置。
[0006]实施方式的半导体存储装置具备存储胞晶体管、连接于所述存储胞晶体管的栅极的字线、连接于所述存储胞晶体管的一端的位线、及连接于所述位线的感测放大器单元。所述感测放大器单元具有连接于所述位线的感测电路、及连接于所述感测电路的锁存电路。所述感测电路包含：第1晶体管，一端连接于对应的位线，另一端连接于第1节点；第2晶体管，一端连接于所述第1节点，另一端连接于第2节点；第3晶体管，一端连接于所述第2节点，另一端可被施加第1电压；第4晶体管，一端连接于所述第2节点，另一端连接于第3节点；第5晶体管，一端连接于所述第1节点；及第6晶体管，一端可被施加第2电压，另一端连接于第5晶体管的另一端，且栅极连接于所述第3节点；所述第3节点可与所述第1锁存电路连接。
附图说明
[0007]图1是表示第1实施方式的半导体存储装置的整体构成的框图。
[0008]图2是第1实施方式的半导体存储装置中包含的存储胞阵列的电路图。
[0009]图3是第1实施方式的半导体存储装置中包含的数据寄存器及感测放大器的框图。
[0010]图4是第1实施方式的半导体存储装置中包含的感测放大器单元的电路图。
[0011]图5是第1实施方式的半导体存储装置中包含的电压产生电路及感测电路的电路图。
[0012]图6是表示第1实施方式的半导体存储装置中的数据的存储方式的一例的概念图。
[0013]图7是表示第1实施方式的半导体存储装置中的写入动作的概要的时序图。
[0014]图8是表示第1实施方式的半导体存储装置中的编程循环的设定的一例的表。
[0015]图9是在第1实施方式的半导体存储装置的写入动作中，表示每种写入状态所使用的3种验证电压与3种编程动作的关系的阈值电压分布图。
[0016]图10是在第1实施方式的半导体存储装置中，表示写入动作中的快速胞及缓慢胞的阈值电压的变动的概念图。
[0017]图11是在第1实施方式的半导体存储装置中，表示编程动作中的字线WLsel的电压
及位线BL的电压的时序图。
[0018]图12是表示第1实施方式的半导体存储装置中的验证电压的设定的一例的表。
[0019]图13是在第1实施方式的半导体存储装置中，表示写入动作中的编程循环次数与VL1验证动作的关系的图。
[0020]图14是在第1实施方式的半导体存储装置中，表示编程动作中的各种配线及各种信号的时序图。
[0021]图15是在第1实施方式的半导体存储装置中，表示编程动作中的电压产生电路及感测放大器单元的动作的图。
[0022]图16是在第1实施方式的半导体存储装置中，表示编程动作中的电压产生电路及感测放大器单元的动作的图。
[0023]图17是在第1实施方式的半导体存储装置中，表示编程动作中的电压产生电路及感测放大器单元的动作的图。
[0024]图18是在第1实施方式的半导体存储装置中，表示编程动作中的电压产生电路及感测放大器单元的动作的图。
[0025]图19是在第1实施方式的半导体存储装置中，表示编程动作中的电压产生电路及感测放大器单元的动作的图。
[0026]图20是第1实施方式的半导体存储装置中的写入动作的流程图。
[0027]图21是表示第2实施方式的第1例的半导体存储装置中的验证电压的设定的一例的表。
[0028]图22是在第2实施方式的第1例的半导体存储装置中，表示写入动作中的编程循环次数与VL1验证动作的关系的图。
[0029]图23是表示第2实施方式的第2例的半导体存储装置中的验证电压的设定的一例的表。
具体实施方式
[0030]下面，参照附图对实施方式进行说明。进行说明时，对具有大致相同的功能及构成的构成要素标注相同符号。另外，以下所示各实施方式只是例示用来实现该实施方式的技术思想的装置及方法，实施方式的技术思想并不将构成零件的材质、形状、结构、配置等特定为下文所述的情况。实施方式的技术思想可在权利要求书的范围内施以各种变更。
[0031]1.第1实施方式
[0032]对第1实施方式的半导体存储装置1进行说明。半导体存储装置1是可非易失地存储数据的NAND型闪速存储器。下面，对第1实施方式的半导体存储装置1进行说明。此外，半导体存储装置1并不限定于NAND型闪速存储器。半导体存储装置1也可为其它非易失性存储器。
[0033]1.1构成
[0034]1.1.1半导体存储装置的整体构成
[0035]首先，使用图1，对半导体存储装置的整体构成的一例进行说明。图1是表示半导体存储装置的基本的整体构成的框图。此外，在图1中，用箭头线示出了各构成要素的一部分连接，但构成要素之间的连接并不限定于此。
[0036]如图1所示，半导体存储装置1以可由外部的存储器控制器2加以控制的方式构成。例如，半导体存储装置1与存储器控制器2进行信号DQ、以及时序信号DQS及DQSn的收发。信号DQ例如为数据DAT、地址ADD或指令CMD。时序信号DQS及DQSn是在输入输出数据DAT时所使用的时序信号。时序信号DQSn是时序信号DQS的反相信号。
[0037]另外，半导体存储装置1从存储器控制器2接收各种控制信号。而且，半导体存储装置1向存储器控制器2发送就绪/忙碌信号RBn。就绪/忙碌信号RBn为表示半导体存储装置1是不可从存储器控制器2接收指令CMD的状态(忙碌状态)还是可从存储器控制器2接收指令CMD的状态(就绪状态)的信号。
[0038]半导体存储装置1包含输入输出电路10、逻辑控制电路11、地址寄存器12、指令寄存器13、定序器14、就绪/忙碌电路15、电压产生电路16、存储胞阵列17、行解码器18、感测放大器19、数据寄存器20及列解码器21。
[0039]输入输出电路10是输入输出信号DQ的电路。输入输出电路10连接于存储器控制器2。另外，输入输出电路10连接于逻辑控制电路11、地址寄存器12、指令寄存器13及数据寄存器20。
[0040]在输入信号DQ为地址ADD的情况下，输入输出电路10将地址ADD发送至地址寄存器12。另外，在输入信号DQ为指令CMD的情况下，输入输出电路10将指令CMD发送至指令寄存器13。
[0041]在输入信号DQ为数据DAT的情况下，输入输出电路10基于时序信号DQS及DQSn，接收输入信本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，其具备：存储胞晶体管；字线，连接于所述存储胞晶体管的栅极；位线，连接于所述存储胞晶体管的一端；以及感测放大器单元，连接于所述位线；所述感测放大器单元具有：感测电路，连接于所述位线；以及锁存电路，连接于所述感测电路；所述感测电路包括：第1晶体管，一端连接于对应的位线，另一端连接于第1节点；第2晶体管，一端连接于所述第1节点，另一端连接于第2节点；第3晶体管，一端连接于所述第2节点，另一端可被施加第1电压；第4晶体管，一端连接于所述第2节点，另一端连接于第3节点；第5晶体管，一端连接于所述第1节点；以及第6晶体管，一端可被施加第2电压，另一端连接于第5晶体管的另一端，且栅极连接于所述第3节点；所述第3节点可与所述第1锁存电路连接。2.根据权利要求1所述的半导体存储装置，其还具备控制器，该控制器可执行包括反复的编程循环的写入动作，所述编程循环包括编程动作与验证动作；且在所述编程动作中对所述字线施加编程电压的期间，所述感测电路可对所述位线施加以下任一电压：第3电压、高于所述第3电压的第4电压、高于所述第4电压的第5电压、或高于所述第5电压的第6电压。3.根据权利要求2所述的半导体存储装置，其中：在所述编程动作中对所述字线施加所述编程电压的期间，所述控制器以如下方式进行控制：使所述第1晶体管成为接通状态，对所述第2晶体管的栅极施加与所述第4电压对应的第7电压，对所述第3晶体管的栅极施加高于所述第7电压的第8电压，使所述第4晶体管成为断开状态，对所述第5晶体管的栅极施加与所述第5电压对应且高于所述第7电压的第9电压。4.根据权利要求3所述的半导体存储装置，其中：于在所述编程动作中，所述感测电路对所述位线施加所述第4电压的情况下，所述控制器以如下方式进行控制：使所述第2晶体管成为接通状态，使所述第3晶体管成为接通状态，对所述第3晶体管的另一端施加所述第6电压作为所述第1电压，
使所述第6晶体管成为断开状态；在所述编程动作中，所述感测电路对所述位线施加所述第5电压的情况下，所述控制器以如下方式进行控制：使所述第2晶体管成为断开状态，对所述第3晶体管的另一端施加所述第6电压作为所述第1电压，使所述第6晶体管成为接通状态。5.根据权利要求4所述的半导体存储装置，其中：在所述编程动作中，所述感测电路对所述位线施加所述第5电压的情况下，所述控制器以使所述第3晶体管成为接通状态的方式进行控制。6.根据权利要求3所述的半导体存储装置，其中：在所述编程动作中，所述感测电路对所述位线施加所述第3电压的情况下，所述控制器以如下方式进行控制：使所述第2晶体管成为接通状态，使所述第3晶体管成为接通状态，对所述第3晶体管的另一端施加所述第3电压作为所述第1电压，使所述第6晶体管成为断开状态；在所述编程动作中，所述感测电路使所述位线成为浮动状态时对其施加所述第6电压的情况下，所述控制器以如下方式进行控制：使所述第2晶体管成为断开状态，使所述第5晶体管成为断开状态。7.根据权利要求6所述的半导体存储装置，其中：在所述编程动作中，所述感测电路使所述位线成为浮动状态的情况下，所述控制器以使所述第3晶体管成为接通状态的方式进行控制。8.根据权利要求6所述的半导体存储装置，其中：还具备可对所述感测电路供给电压的电压产生电路，所述电压产生电路包括：电流源，可对第4节点供给电流；第1可变电阻电路，一端连接于所述第4节点，另一端连接于第5节点；以及第2可变电阻电路，一端连接于所述第5节点，另一端连接于第6节点；在所述编程动作中对所述字线施加所述编程电压的期间内，所述控制器以如下方式进行控制：将所述第4节点与所述第5晶体管的栅极电连接，将所述第5节点与所述第3晶体管的栅极电连接，将所述第6节点与所述第2晶体管的栅极电连接。9.一种半导体存储装置，其具备：第1至第4存储胞晶体管；字线，连接于所述第1至所述第4存储胞晶体管的栅极；第1至第4位线，分别连接于所述第1至所述第4存储胞晶体管的一端；
第1至第4感测...

【专利技术属性】
技术研发人员：日岡健，渡邉稔史，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：