分栅存储器阵列及其操作方法技术

一种分栅存储器阵列及其操作方法，其中阵列包括：若干存储单元组构成的存储阵列，存储单元组包括第一存储单元和第二存储单元，第一存储单元包括分栅结构构成的第一存储管和第一选择管，第二存储单元包括分栅结构构成的第二存储管和第二选择管；位于同一行的第一存储管的栅极相连；位于同一行的第二存储管的栅极相连；位于同一行的第一选择管的栅极相连，位于同一行的第二选择管的栅极相连，存储单元组中第一选择管和第二选择管的栅极相连；所有源极相连接出；位于同一列的多个第一存储管的漏极相连；位于同一列的多个第二存储管的漏极相连。由于选择管与存储管采用分栅结构，相邻的选择管栅极共接以减少外接孔的数量，进而缩减存储单元的面积。存储单元的面积。存储单元的面积。

【技术实现步骤摘要】
分栅存储器阵列及其操作方法


[0001]本专利技术涉及半导体制造
，尤其涉及一种分栅存储器阵列及其操作方法。

技术介绍

[0002]随着电子产品的快速普及，闪存flash作为当今的主流存储载体得到迅速的推广普及，其技术也得到了迅速的发展。非挥发性存储器(NVM)技术，从存储介质上可以将非挥发性存储器技术分为浮栅技术(floating gate)以及SONOS技术(Silicon
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Oxide
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Nitride
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Oxide
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Silicon)，从结构上可以将非挥发性存储器技术分未单栅技术(1
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Transistor)、分栅技术(split gate)、双栅技术(2
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Transistor)等。Flash由于其具有长寿命，非易失性，低价格，以及易于编程、擦除的优点已被越来越广泛的应用于各种嵌入式电子产品如金融IC卡、汽车电子等应用。提高存储集成密度有利于节省芯片面积、降低制造成本。
[0003]目前，随着主流工艺技术的发展，以及人们对Flash器件迫切要求，基于分栅结构的分栅Flash受到人们的广泛关注，相比于传统Flash，分栅快闪存储器作为闪存的一种，由于具有高效的编程速度以及完全避免过擦除的能力，无论是在单体还是在嵌入式产品方面都得到了人们更多的关注，目前，分栅快闪存储器已被广泛地应用于个人电脑、数码器材、移动终端、智能卡等产品。这种新颖的分栅Flash在可靠性、无过擦除等方面表现优越，而且由于结构紧凑，同样的芯片面积能集成更多的存储单元，因而对容量的提升也有较佳的优化效果。
[0004]然而，由于目前信息时代数据量剧增，对存储器结构的进一步优化实现更高的容量始终是行业的追求。

技术实现思路

[0005]本专利技术解决的技术问题是提供一种分栅存储器阵列及其操作方法，有效缩减了存储单元的面积。
[0006]为解决上述问题，本专利技术提供一种分栅存储器阵列，包括：若干存储单元组，若干所述存储单元组分别沿第一方向和第二方向分布，以形成置于同一阱区中的存储阵列，所述第一方向与所述第二方向垂直；其中，每个所述存储单元组包括沿所述第二方向排布连接的第一存储单元和第二存储单元，所述第一存储单元包括以分栅结构构成的第一存储管和第一选择管，所述第二存储单元包括以分栅结构构成的第二存储管和第二选择管，所述第一选择管和所述第二选择管共接且位于所述第一存储管和所述第二存储管之间，所述第一选择管和所述第二选择管共用源极以使的所述第一存储单元和所述第二存储单元共用源极；沿所述第一方向，位于同一行的多个所述第一存储管的栅极相连，并以一条存储栅字线WLSna接出；位于同一行的多个所述第二存储管的栅极相连，并以一条存储栅字线WLSnb接出；位于同一行的多个所述第一选择管的栅极相连，位于同一行的多个所述第二选择管的栅极相连，且每个所述存储单元组中所述第一选择管和所述第二选择管的栅极相连，并以一条选择栅字线WLn接出；以及位于同一行的多个所述存储单元组中的所述源极相连接
出，并同时与一条源线SL相连；沿所述第二方向，位于同一列的多个所述第一存储管的漏极相连，并以一条位线BLna接出；位于同一列的多个所述第二存储管的漏极相连，并以一条位线BLnb接出。
[0007]可选的，所述存储单元组中，所述第一存储管的沟道和所述第二存储管的沟道沿水平方向；所述第一选择管的沟道和所述第二选择管的沟道沿垂直方向。
[0008]可选的，所述存储单元组中，所述第一存储管、所述第一选择管、所述第二存储管以及所述第二选择管共享一个所述源极。
[0009]可选的，所述第一存储管包括：SONOS存储管；所述第二存储管包括：SONOS存储管。
[0010]可选的，所述第一选择管为包括堆叠的栅氧化层和多晶硅栅极层的MOS管器件；所述第二选择管为包括堆叠的栅氧化层和多晶硅栅极层的MOS管器件。
[0011]相应的，本专利技术技术方案中还提出了一种基于上述所述的分栅存储器阵列结构的操作方法，所述存储阵列在进行数据的擦除和写入时采用行操作方式，即位于同一行的目标存储单元同时进行数据的擦除和写入。
[0012]可选的，对所述存储阵列进行数据擦除时，对选中的目标存储单元所在的行对应的存储栅字线WLSna或存储栅字线WLSnb施加负电压Vneg；所述存储阵列中的本次非选中的存储单元中的存储栅字线WLSna和存储栅字线WLSnb均施加正电压Vpos；对所述存储阵列中的所有选择栅字线WLn均施加正电压Vpos；对所述存储阵列中的源线SL设置为浮空状态；对所述存储阵列中的所有位线BLna和位线BLnb施加正电压Vpos。
[0013]可选的，对所述存储阵列进行数据写入时，对选中的目标存储单元所在的行对应的存储栅字线WLSna施加正电压Vpos；对所述存储阵列中的本次非选中的存储单元中的存储栅字线WLSna和存储栅字线WLSnb均施加负电压Vneg；对所述存储阵列中的所有选择栅字线WLn均施加负电压Vneg；对所述存储阵列中的源线SL设置为浮空状态；当在对所选中的目标存储单元中写入数据“1”时，对选中的目标存储单元对应的位线BLna施加负电压Vneg，对非选中的存储单元对应的位线BLnb施加负电压Vneg；当在对所选中的目标存储单元中写入数据“0”时，对选中的目标存储单元对应的位线BLna施加正电压Vp0，对非选中的存储单元对应的位线BLnb施加负电压Vneg。
[0014]可选的，对所述存储阵列进行数据写入时，对选中的目标存储单元所在的行对应的存储栅字线WLSnb施加正电压Vpos；对所述存储阵列中的本次非选中的存储单元中的存储栅字线WLSna和存储栅字线WLSnb均施加负电压Vneg；对所述存储阵列中的所有选择栅字线WLn均施加负电压Vneg；对所述存储阵列中的源线SL设置为浮空状态；当在对所选中的目标存储单元中写入数据“1”时，对选中的目标存储单元对应的位线BLnb施加负电压Vneg；对非选中的存储单元对应的位线BLna施加负电压Vneg；当在对所选中的目标存储单元中写入数据“0”时，对选中的目标存储单元对应的位线BLnb施加正电压Vp0，对非选中的存储单元对应的位线BLna施加负电压Vneg。
[0015]可选的，对所述存储阵列在进行数据读取时，对选中的目标存储单元对应的选择栅字线WLn施加大于选择管开启电压的正电压Vpwr；对选中的目标存储单元对应的位线BLna或位线BLnb施加正电压Vpos1；对所述存储阵列中的其余端均接地Vgnd。
[0016]可选的，在对所述存储阵列进行数据的擦除、写入以及读取时，对所述阱区施加对应的不同电压值。
[0017]可选的，当对选中的目标存储单元进行擦除操作时，对所述阱区施加的电压为正电压Vpos；当对选中的目标存储单元进行写入操作时，对所述阱区施加的电压为负电压Vneg；当对选中的目标存储单元进行读取操作时，对所述阱区进行接地Vgnd。
[0018]与本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种分栅存储器阵列，其特征在于，包括：若干存储单元组，若干所述存储单元组分别沿第一方向和第二方向分布，以形成置于同一阱区中的存储阵列，所述第一方向与所述第二方向垂直；其中，每个所述存储单元组包括沿所述第二方向排布连接的第一存储单元和第二存储单元，所述第一存储单元包括以分栅结构构成的第一存储管和第一选择管，所述第二存储单元包括以分栅结构构成的第二存储管和第二选择管，所述第一选择管和所述第二选择管共接且位于所述第一存储管和所述第二存储管之间，所述第一选择管和所述第二选择管共用源极以使的所述第一存储单元和所述第二存储单元共用源极；沿所述第一方向，位于同一行的多个所述第一存储管的栅极相连，并以一条存储栅字线WLSna接出；位于同一行的多个所述第二存储管的栅极相连，并以一条存储栅字线WLSnb接出；位于同一行的多个所述第一选择管的栅极相连，位于同一行的多个所述第二选择管的栅极相连，且每个所述存储单元组中所述第一选择管和所述第二选择管的栅极相连，并以一条选择栅字线WLn接出；以及位于同一行的多个所述存储单元组中的所述源极相连接出，并同时与一条源线SL相连；沿所述第二方向，位于同一列的多个所述第一存储管的漏极相连，并以一条位线BLna接出；位于同一列的多个所述第二存储管的漏极相连，并以一条位线BLnb接出。2.如权利要求1所述的分栅存储器阵列，其特征在于，所述存储单元组中，所述第一存储管的沟道和所述第二存储管的沟道沿水平方向；所述第一选择管的沟道和所述第二选择管的沟道沿垂直方向。3.如权利要求1所述的分栅存储器阵列，其特征在于，所述第一存储管包括：SONOS存储管；所述第二存储管包括：SONOS存储管。4.如权利要求1所述的分栅存储器阵列，其特征在于，所述第一选择管为包括堆叠的栅氧化层和多晶硅栅极层的MOS管器件；所述第二选择管为包括堆叠的栅氧化层和多晶硅栅极层的MOS管器件。5.一种基于权利要求1～4任一所述的分栅存储器阵列结构的操作方法，其特征在于，所述存储阵列在进行数据的擦除和写入时采用行操作方式，即位于同一行目标存储单元同时进行数据的擦除和写入。6.如权利要求5所述的分栅存储器阵列的操作方法，其特征在于，对所述存储阵列进行数据擦除时，对选中的目标存储单元所在的行对应的存储栅字线WLSna或存储栅字线WLSnb施加负电压Vneg；所述存储阵列中的本次非选中的存储单元中的存储栅字线WLSna和存储栅字线WLSnb均施加正电压Vpos；对所述存储阵列中的所有选择栅字线WLn均施加正电压Vpos；对所述存储阵列中的源线SL设置为浮空状态；对所述存储...

【专利技术属性】
技术研发人员：王宁，张可钢，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：