存储器系统技术方案

一实施方式提供读取性能高的存储器系统。存储器控制器按照第一顺序，将包含用户数据以及元数据在内的多个第一数据段写入第一存储器所具备的多个第一段区域。存储器控制器根据来自主机的读取请求，确定写入了与用户数据相符的多个第二数据段的多个第二段区域的每一个。存储器控制器基于作为从多个第二段区域的每一个读取多个第二数据段的顺序的第二顺序和从第一顺序中跳过了元数据的写入目的地的顺序而得到的第三顺序，判定是否执行预获取。判定是否执行预获取。判定是否执行预获取。

【技术实现步骤摘要】
存储器系统
[0001]相关申请
[0002]本申请享受以日本专利申请2022－042726号(申请日：2022年3月17日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。


[0003]本实施方式涉及存储器系统。

技术介绍

[0004]以往，已知有具备非易失性存储器的存储器系统。非易失性存储器在一个例子中是NAND型的闪存。

技术实现思路

[0005]一个实施方式的目的在于提供读取性能高的存储器系统。
[0006]根据一个实施方式，存储器系统能够连接于主机。存储器系统具备第一存储器与存储器控制器。第一存储器具备包含多个第一段区域的非易失性的存储区域。存储器控制器按照第一设定将分别包含用户数据或者元数据的多个第一数据段写入多个第一段区域。第一设定规定作为多个第一段区域中的写入目的地的选择顺序的第一顺序和多个第一段区域中的用户数据以及元数据各自的写入目的地。存储器控制器根据来自主机的读取请求，确定多个第一段区域中的、写入了与通过多个第一数据段中的读取请求而请求的用户数据相符的多个第二数据段的多个第二段区域的每一个。存储器控制器基于作为从多个第二段区域的每一个读取多个第二数据段的顺序的第二顺序和从第一顺序中跳过了元数据的写入目的地的顺序而得到的第三顺序，判定在对于多个第二段区域的读取动作中是否执行预获取。
附图说明
[0007]图1是表示第一实施方式的存储器系统的硬件构成的一个例子的示意图。
[0008]图2是表示第一实施方式的存储器芯片的构成的一个例子的示意图。
[0009]图3是表示第一实施方式的物理块的电路构成的图。
[0010]图4是表示第一实施方式的数据编码与阈值电压分布的一个例子的图。
[0011]图5是表示第一实施方式的逻辑块的构成方法的一个例子的示意图。
[0012]图6是表示第一实施方式的物理地址的构成的一个例子的示意图。
[0013]图7是表示第一实施方式的存储器控制器的功能构成的一个例子的示意图。
[0014]图8是表示第一实施方式的写入管理信息的构成的一个例子的示意图。
[0015]图9是用于说明第一实施方式的第一读取动作的示意图。
[0016]图10是用于说明第一实施方式的第二读取动作的示意图。
[0017]图11是用于说明第一实施方式的主机读取处理部的功能构成的一个例子的示意
图。
[0018]图12是表示第一实施方式的判定部的详细的功能构成的一个例子的示意图。
[0019]图13是表示第一实施方式的主机写入处理部的动作的一个例子的流程图。
[0020]图14是表示第一实施方式的GC处理部所进行的碎片收集(Garbage collection)的动作的一个例子的流程图。
[0021]图15是表示第一实施方式的翻译部的动作的一个例子的流程图。
[0022]图16是表示第一实施方式的判定部的动作的一个例子的流程图。
[0023]图17是表示第一实施方式的存储体(bank)控制部的动作的一个例子的流程图。
[0024]图18是表示第二实施方式的判定部的详细的功能构成的一个例子的示意图。
[0025]图19是表示记录于第二实施方式的预获取判定表的各条目中的饱和计数器的值的转变的例子的示意图。
[0026]图20是表示第二实施方式的判定部的动作的一个例子的流程图。
[0027]附图标记说明
[0028]1存储器系统
[0029]2主机
[0030]10存储器控制器
[0031]11CPU
[0032]12主机I/F控制器
[0033]13RAM
[0034]14NAND控制器
[0035]15纠错电路
[0036]20NAND存储器
[0037]21、21
‑
0、21
‑
1、21
‑
2、21
‑
3存储器芯片
[0038]22存储器单元阵列
[0039]23子阵列
[0040]24页缓冲器
[0041]25数据缓存器
[0042]26物理块
[0043]27NAND串
[0044]101主机写入处理部
[0045]102主机读取处理部
[0046]103GC处理部
[0047]104存储部
[0048]111翻译部
[0049]112、112a判定部
[0050]113存储体控制部
[0051]121地址历史存储部
[0052]122地址比较器
[0053]123访问历史存储部
Random Access Memory)、或者它们的组合构成。构成RAM13的存储器的一部分或者全部也可以构成为与存储器控制器10不同的芯片。
[0072]主机I/F控制器12执行与主机2之间的通信接口的控制。NAND控制器14在CPU11的控制之下，执行对NAND存储器20的访问。CPU11通过控制主机I/F控制器12与NAND控制器14，实现主机2与NAND存储器20之间的数据传送。
[0073]纠错电路15对写入NAND存储器20的数据进行用于纠错的编码。纠错电路15对从NAND存储器20输出的编码后的数据进行解码，从而对该数据执行纠错。作为纠错电路15所进行的编码的算法，能够采用任意的算法。在一个例子中，纠错电路15进行使用了RS码(Reed
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Solomon Coding)的编码。纠错电路15也可以具有编码用的电路与解码用的电路。
[0074]NAND存储器20包含1个以上的存储器芯片21。1个以上的存储器芯片21经由1个以上的通道连接于存储器控制器10。在图1所示的例子中，NAND存储器20包含存储器芯片21－0、21－1、21－2、21－3。存储器芯片21－0、21－1经由通道ch.0连接于存储器控制器10。存储器芯片21－2、21－3经由通道ch.1连接于存储器控制器10。连接于通道ch.0的两个存储器芯片21－0、21－1与连接于通道ch.1的两个存储器芯片21－2、21－3能够相互独立地动作。另外，构成NAND存储器20的存储器芯片21的数量以及将NAND存储器20与存储器控制器10连接的通道的数量并不限定于这些。
[0075]图2是表示第一实施方式的存储器芯片21的构成的一个例子的示意图。
[0076]根据图2所示的例子，存储器芯片21具备被分割为两个子阵列23的存储器单元阵列22、两个页缓冲器24、及两个数据缓存器25。页缓冲器24与数据缓存器25例如分别由SRAM构成。页缓冲器24与数据缓存器25也可以由触发器构成。对于存储器单元阵列22的访问包含写入(也称为编程)、读取以及擦除。各子阵列23与两个页缓冲器24中的一个和两个数据缓存器25中的一个一起构成本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器系统，能够连接于主机，具备：第一存储器，具备包含多个第一段区域的非易失性的存储区域；以及存储器控制器，所述存储器控制器构成为：按照第一设定将分别包含用户数据或者元数据的多个第一数据段写入所述多个第一段区域，所述第一设定规定第一顺序和写入目的地，所述第一顺序是所述多个第一段区域中的写入目的地的选择顺序，所述写入目的地是所述多个第一段区域中的用户数据以及元数据各自的写入目的地，根据来自所述主机的读取请求，确定所述多个第一段区域中的被写入了多个第二数据段的多个第二段区域的每一个，所述多个第二数据段与所述多个第一数据段中的通过所述读取请求而请求的用户数据相符，基于从所述多个第二段区域的每一个中读取所述多个第二数据段的顺序即第二顺序和从所述第一顺序中跳过了所述元数据的写入目的地的顺序而得到的第三顺序，判定在对于所述多个第二段区域的读取动作中是否执行预获取。2.根据权利要求1所述的存储器系统，所述第一存储器包含第一缓冲器和第二缓冲器，所述第一存储器构成为能够执行：第一读取动作，从所述存储区域向所述第一缓冲器传送第一数据，从所述第一缓冲器向所述第二缓冲器传送所述第一数据，将传送到所述第二缓冲器的所述第一数据向所述存储器控制器传送；以及第二读取动作，从所述存储区域向所述第一缓冲器传送第二数据，从所述第一缓冲器向所述第二缓冲器传送所述第二数据，将传送到所述第二缓冲器的所述第二数据向所述存储器控制器传送，在与从所述第二缓冲器向所述存储器控制器传送所述第二数据的期间重复的期间，从所述存储区域向所述第一缓冲器传送第三数据，所述存储器控制器构成为，在判定为不执行所述预获取的情况下，使所述第一存储器执行所述第一读取动作，在判定为执行所述预获取的情况下，使所述第一存储器执行所述第二读取动作。3.根据权利要求1所述的存储器系统，所述存储器控制器构成为，基于所述多个第二段区域各自的物理地址，判定所述第二顺序。4.根据权利要求1至3中任一项所述的存储器系统，所述存储器控制器构成为，在每次确定所述第二顺序时，取得所述多个第二段区域中的最新连续地被读取所述第二数据段的第二段区域的对，基于第四顺序是否包含在所述第...

【专利技术属性】
技术研发人员：森悠，长谷晃裕，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：