半导体器件的制造方法技术

本发明专利技术公开一种半导体器件的制造方法。该方法包括如下步骤：在半导体衬底上形成氧化物－氮化物－氧化物（ＯＮＯ）层，并且通过蚀刻所述ＯＮＯ层在所述半导体衬底上形成凹陷；在所述凹陷上形成高于所述ＯＮＯ层的垂直结构图案；在所述垂直结构图案的侧壁上顺序地形成间隔件氧化物膜和第一多层栅，并且在所述第一多层栅的侧壁的部分区域形成氮化物膜间隔件；除去所述氮化物膜间隔件，并且在所述第一多层栅的侧壁上以间隔件形状形成第二多层栅；以及通过除去所述垂直结构图案，形成彼此对称分开的第一分离栅极和第二分离栅极。本发明专利技术能够根据光刻中的套刻精度变化来防止存储器单元之间的特性变化。

【技术实现步骤摘要】

本专利技术涉及一种，尤其涉及一种分离栅型 (split gate type)半导体存储器器件。
技术介绍
非易失性半导体存储器器件能够电擦除和存储数据，即使没有向该存储 器器件供电也能保存数据，因此其被越来越多地应用到包含有移动通信系统 和存储卡的各种领域。在这些非易失性存储器器件中，闪存器件是这样一种存储器器件其能 够运行每个单元的程序，并且能够擦除每个区块或扇区的数据。由于闪存器件使用导电材料诸如掺杂的多晶硅作为浮置栅极(floatinggate)的材料，因此介于相邻的栅极结构之间的寄生电容以高集成度增加。为了解决快闪半导体存储器器件的这一问题，人们已经开发出了一种被称为金 属-氧化物-绝缘体-氧化物-半导体(MOIOS)存储器器件的非易失性半导体存储器器件，诸如硅-氧化物-氮化物-氧化物-半导体(SONOS)存储器器件或者 金属-氧化物-氮化物-氧化物-半导体(MONOS)存储器器件。这里，SONOS 存储器器件使用硅作为控制栅极材料，而MONOS存储器器件使用金属作为 控制栅极材料。MOIOS存储器器件使用电荷陷阱(charge tmp)层，诸如氮化硅膜，代替 浮置栅极作为一个单元来存储电荷。也就是说，通过以包含顺序地堆叠的氧 化物膜、氮化物膜以及氧化物膜的氧化物-氮化物-氧化物(ONO)叠层(stack)来取代形成在快闪半导体存储器器件的存储器单元中的衬底与控制栅极之 间的叠层(包含浮置栅极和堆叠在其上表面与下表面上的绝缘层)，以获得 MOIOS存储器器件。上述MOIOS存储器器件利用了阈值电压根据氮化物膜中的电荷陷阱而转变的特性。MOIOS存储器器件可以形成为叠层栅型(stack gate type)、分离栅型或 由其组合的类型。这里，在分离栅型SONOS存储器器件中，单元的特性可 能会受到氮化物膜长度的影响。通常，通过在衬底上顺序地沉积氧化物膜、氮化物膜以及氧化物膜，并 且使用光致抗蚀剂图案蚀刻沉积的氧化物膜、氮化物膜以及氧化物膜，形成 分离栅极。这里，基于用于形成光致抗蚀剂图案的光刻中套刻精度(overlay) 的变化，可能在分离栅极之间产生长度的差别。图IA至图IB是示出了形成SONOS分离栅极的一般工艺的纵向剖视图。 如图1A所示，在衬底(未显示)上顺序地形成ONO层，即第一氧化物膜110、 氮化物膜120以及第二氧化物膜130。此后，通过执行光刻来形成用于形成 分离栅极的光致抗蚀剂图案140。如图1B所示，通过使用光致抗蚀剂图案140作为掩模来蚀刻第二氧化 物膜130和氮化物膜120，形成分离的第二氧化物膜130-1与130-2以及分 离的氮化物膜120-1与120-2。此后，除去光致抗蚀剂图案140。在光致抗蚀剂图案140的形成过程中，如图1A所示，由于光的最小临 界尺寸和套刻精度的变化，可能会产生光致抗蚀剂图案140的未对准。当使 用未对准的光致抗蚀剂图案140将第二氧化物膜130和氮化物膜120图案化 时，第一分离氮化物膜120-1的长度Ll和第二分离氮化物膜120-2的长度 L2之间可能会有差别(例如L2>L1)。当第一分离氮化物膜120-1的长度L1和第二分离氮化物膜120-2的长度 L2之间有差别时，存储器单元(例如闪存单元)的分离电荷陷阱氮化物膜的长 度会不均匀，并且存储器单元特性的均匀度会下降，因此，会降低半导体器 件的可靠性。
技术实现思路
因此，本专利技术致力于一种。本专利技术的一个目的在于提供一种，该方法能够根 据光刻中的套刻精度变化来防止存储器单元之间的特性变化。为实现本专利技术的这一目的以及其它优点，并且根据本专利技术的意图，如此处具体实施和广泛描述的，本专利技术提供一种，该方法 包含如下步骤在半导体衬底上形成氧化物-氮化物-氧化物(ONO)层，并且 通过蚀刻所述ONO层在所述半导体衬底上形成凹陷；在所述凹陷上形成高 于所述ONO层的垂直结构图案；在所述垂直结构图案的侧壁上顺序地形成 间隔件氧化物膜和第一多层栅(gate poly)，并且在所述第一多层栅的侧壁 的部分区域形成氮化物膜间隔件；除去所述氮化物膜间隔件，并且在所述第 一多层栅的侧壁上以间隔件形状形成第二多层栅；以及通过除去所述垂直结 构图案，形成彼此对称分开的第一分离栅极和第二分离栅极。利用本专利技术，能够根据光刻中的套刻精度变化来防止存储器单元之 间的特性变化。应当理解，本专利技术的前述概括描述和下述具体描述这两者都仅是示例性 的和说明性的，用于对本专利技术的权利要求提供进一步说明。附图说明附图包含于本专利技术中以提供对本专利技术的进一步理解，并且被合并到本申请中并构成本申请的一部分，附图示出本专利技术的实施例，并且与说明书一起 用来解释本专利技术的原理。在附图中图1A至图IB是示出了形成SONOS分离栅极的一般工艺的纵向剖视以及图2A至图2M是示出了根据本专利技术一个实施例的半导体器件制造方法 的纵向剖视图。具体实施例方式下文中，将详细参照本专利技术的优选实施例，其实例在附图中示出。 图2A至图2M是示出了根据本专利技术一个实施例的半导体器件制造方法 的纵向剖视图。首先，如图2A所示，在半导体衬底(例如p-型衬底)210上形成有源区 213和器件隔离区215。有源区213可为p-型阱或n-型阱。例如，在半导体衬底210上生长外延层，然后轻掺杂p-型杂质，即硼。 此后，使用光刻(photolithography)在半导体衬底210上形成用于形成有源区213的掩模，并且通过使用该掩模(未显示)以高能量将n-型杂质(例如磷) 的离子注入到外延层中来形成n-型阱。为了固定单元的阈值电压，如有必要， 可执行额外的杂质离子注入。下文中，为图示方便，半导体衬底210可包含 外延层。此后，通过凹陷的局部硅氧化(R-LOCOS)工艺或者浅沟槽隔离(STI) 工艺，形成器件隔离区215。与上面描述不同的是，可首先在半导体衬底210上形成器件隔离区215， 然后可通过执行选择性离子注入来形成阱(例如p-型阱)。此后，如图2B所示，在半导体衬底210的有源区213上形成ONO层 220。该ONO层220包含隧道氧化物膜222、电荷陷阱(charge trap)氮化 物膜223以及缓冲氧化物膜224。例如，可通过热氧化在有源区213上生长厚度为50 80A的氧化硅，从 而形成隧道氧化物膜222。此外，还可以通过化学气相沉积(CVD)或原子层 沉积(ALD)在有源区213上沉积高介电常数(high-k)的介电材料，诸如A1203， 从而形成隧道氧化物膜222。此后，通过CVD在隧道氧化物膜222上沉积厚度为70~100A的氮化物 膜(S^Ny (x和y为自然数))，从而形成电荷陷阱氮化物膜223。此后，通过 CVD在电荷陷阱氮化物膜223上沉积厚度为50-80A的氧化硅膜，从而形成 缓冲氧化物膜224。此后，通过执行光刻在ONO层220、例如缓冲氧化物膜224上形成光 致抗蚀剂图案225。光致抗蚀剂图案225可暴露缓冲氧化物膜224的部分区 域。此后，如图2C所示，使用光致抗蚀剂图案225作为蚀刻掩模，蚀刻缓 冲氧化物膜224和电荷陷阱氮化物膜223，从而暴露隧道氧化物膜222的部 分区域227。例如，通过干蚀刻除去缓冲氧化物膜224，通过干蚀刻或湿蚀刻除去电 本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，包括如下步骤：　在半导体衬底上形成氧化物－氮化物－氧化物，即ＯＮＯ层，并且通过蚀刻所述ＯＮＯ层在所述半导体衬底上形成凹陷；　在所述凹陷上形成高于所述ＯＮＯ层的垂直结构图案；　在所述垂直结构图案的侧 壁上顺序地形成间隔件氧化物膜和第一多层栅，并且在所述第一多层栅的侧壁的部分区域形成氮化物膜间隔件；　除去所述氮化物膜间隔件，并且在所述第一多层栅的侧壁上以间隔件形状形成第二多层栅；以及　通过除去所述垂直结构图案，形成彼此对称分开 的第一分离栅极和第二分离栅极。

【技术特征摘要】
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【专利技术属性】
技术研发人员：郑熙炖，
申请(专利权)人：东部高科股份有限公司，
类型：发明
国别省市：KR[韩国]