半导体集成电路器件制造技术

本发明专利技术公开了一种半导体集成电路器件，其极大地降低由调节器产生的电源电压的电压降并高效且高精度地确保电源电压的稳定提供。在该器件中，存储器电源包括多个晶体管和一个误差放大器。在晶体管中，源极焊盘和漏极焊盘沿着半导体芯片的一个边缘在该芯片的外围区域中交替布置成行。晶体管栅极与交替布置的源极焊盘和漏极焊盘平行形成（使得栅极的纵向方向与源极焊盘和漏极焊盘的布置方向平行）。因此，缩短与漏极和源极耦合的布线长度并减小薄片电阻。

【技术实现步骤摘要】

本专利技术涉及通过调节器产生电源的技术，并且更特别地涉及用 于在系统级封装中提供电源电压的技术。
技术介绍
在半导体集成电路器件领域，已知其中将多于一个的半导体芯 片安装在单个封装中的系统级封装(SiP)。系统级封装类型的半导体集成电路器件包括其中封装有系统 LSI诸如微型计算机和大容量非易失性存储器的器件，并且已知一些 这样的半导体集成电路器件并入片内调节器来驱动该非易失性存储 器。近年来，随着电子系统消耗低功率的趋势的日益增长，半导体 集成电路器件的工作电压低于以前。在一些半导体集成电路器件中， 电源电压vcc非常接近于非易失性存储器的工作电压，所以防止调节器向非易失性存储器供给的功率中的电压降是很重要的。关于这一点，用于防止电压降的已知技术的一个例子是，将调节器布线多层化以降低布线的薄层电阻。对于使用这种调节器的半导体集成电路器件，已知一种布局技术，其中与半导体芯片上的开关调节器斜对地安装串联调节器，以便降低高频噪声的影响(参见日本未审专利公开No.2004-193475 )。
技术实现思路
然而，本专利技术人发现上述用于防止由调节器提供的电源电压下 降的技术具有以下问题。近年来，存在这样一种趋势，非易失性存储器具有较大存储容 量且因而要求较大电流。多层化布线可能不能够应对这样的大电流，并且如上所述，如果提供到半导体集成电路器件的电源电压vcc非 常接近于非易失性存储器的操作电压，则即使在微小的电压降的情 况下也不能确保操作电压的稳定性。本专利技术的一个目的在于提供一种技术，用以显著减少由调节器 所产生的电源电压的电压降，并有效且精确地确保电源电压的稳定 供给。本专利技术的上述以及其它目的和新颖特征将从本说明书和附图的 以下详细描述中更充分地显现出来。本申请公开的专利技术的典型方面的 一既要将简述如下。根据本专利技术的 一 个方面，在 一 种具有用于将直流电源电压转换成给定直流电压的调节器的半导体集成电路器件中，该调节器包括 输出驱动器，其具有多个晶体管；输入电压焊盘，其用于将电源电 压提供到晶体管的源极；和输出电压焊盘，其耦合到晶体管的漏极， 以输出给定直流电压。这里，输入电压焊盘和输出电压焊盘沿着其 中形成调节器的半导体芯片的一个边缘布置成行，并且晶体管的栅 极与输入电压焊盘和输出电压焊盘的布置平行。 本专利技术的其它方面将筒述如下。优选地，该半导体集成电路器件还包括第一主线，其与输入 电压焊盘耦合；第一支线，其从第一主线延伸，以向晶体管的第一 扩散层提供电压；第二主线，其与输出电压焊盘耦合；以及第二支 线，其从第二主线延伸，以将来自晶体管的第二扩散层的电压提供 到输出电压焊盘。这里，第一支线和第二支线与输入电压焊盘和输 出电压焊盘的布置平行。输入电压焊盘和输出电压焊盘可以交替布置。而且，输入电压焊盘可以作为第一组布置成行，输出电压焊盘 可以作为第二组布置成行，并且第一组和第二组可以布置成一行。晶体管在它们的源极、漏极和栅极分别共同耦合的同时可以彼 此平4于耦合。优选地，该半导体集成电路器件为包括至少两个半导体芯片的 系统级封装。这里，调节器向其中不存在调节器的另一半导体芯片 或者从外部耦合到该半导体集成电路器件的其它半导体芯片提供给 定的转换直流电压。调节器可以向从外部耦合到该半导体集成电路器件的其它半导 体芯片提供给定的转换直流电压。该半导体集成电路器件可以是具有CPU (中央处理单元)的控制器。本专利技术的优选实施例所实现的有益效果简要地概述如下(1) 可以在很小的电压降的情况下精确地提供直流电源电压。(2) 半导体集成电路器件可以确保较高可靠性并提供较高性 能。(3) 调节器的面积可以很小，且半导体集成电路器件可以是紧凑的。附图说明图1是示出根据本专利技术第一实施例的半导体集成电路器件的配 置的方框图2示出图1所示半导体集成电路器件的封装布局的例子； 图3是沿着图2的A-A，所取的截面图4示出图1所示半导体集成电路器件的存储器电源中的源极 焊盘和漏极焊盘的布置和连接图形的例子；图5示出图4所示存储器电源中的晶体管的布局图形的例子； 图6是沿着图5的A-A，线所取的截面图； 图7是沿着图5的B-B，线所取的截面图；图8示出图4的存储器电源中的漏极布线和源极布线的布置的例子； ，图9示出经本专利技术人调查过的存储器电源中的漏极布线和源极 布线的布置；图10示出根据本专利技术第二实施例的半导体集成电路器件的封装 布局的例子；图ll是沿着图10的A-A，线所取的截面图12示出根据本专利技术第三实施例的存储器电源中的源极焊盘和 漏极焊盘的布置和连接图形的例子；图13示出图12所示的存储器电源中的晶体管的布局图形的例子；图14是沿着图13的A-A，线所取的截面图； 图15是沿着图13的B-B，线所取的截面图； 图16示出根据本专利技术第四实施例的存储器电源中的晶体管的布局图形的例子；图17是沿着图16的A-A，线所取的截面图18是沿着图16的B-B，线所取的截面图；以及图19是示出根据本专利技术另 一 实施例的半导体集成电路器件的配置的框图。具体实施例方式接下来，将参照附图详细地描述本专利技术的优选实施例。基本上 在示出了优选实施例的所有附图中，通过同样的参考标号表示具有 同样功能的元件且省略对其的重复描述。第一实施例图1是示出根据本专利技术第一实施例的半导体集成电路器件的配 置的方框图；图2示出图1所示半导体集成电路器件的封装布局的 例子；图3是沿着图2的A-A，所取的截面图；图4示出图1所示半 导体集成电路器件的存储器电源中的源极焊盘和漏极焊盘的布置和连接图形的例子；图5示出图4所示存储器电源中的晶体管的布局 图形的例子；图6是沿着图5的A-A，线所取的截面图；图7是沿着 图5的B-B，线所取的截面图；图8示出图4的存储器电源中的漏极 布线和源极布线的布置的例子；以及图9示出经本专利技术人调查过的 存储器电源中的漏极布线和源极布线的布置。在第一实施例中，半导体集成电路器件1为其中多个半导体芯 片安装在单个封装中的系统级封装。如图1所示，其包括微型计算 机2、非易失性存储器3和电容器4。微型计算机2和非易失性存储 器3均形成在单个半导体芯片上。微型计算机2包括I/O部分5、电平移位器6和电平移位器7、 参考电压生成器8、非易失性半导体存储器9、 CPU 10、 CPU电源 11、存储器1/0部分12以及存储器电源13。I/O部分5、电平移位器6、非易失性半导体存储器9、 CPU电 源11以及存储器电源13进行耦合为使得外部提供的电源电压VCC 通过电源焊盘VCCPAD被提供到它们。1/0部分5为用于从外部耦合到半导体集成电路器件1的器件的 接口。电平移位器6将从微型计算机2的内部逻辑电路发送的电源 电压VDD1幅度信号转换成电源电压VCC幅度信号。参考电压生成器8生成参考电压VREF,当CPU电源11生成电 源电压VDD1时以及当存储器电源13生成电源电压VDD2时使用该 参考电压。例如，非易失性半导体存储器9为EEPROM (电可擦除 可编程只读存储器)并且存储各种类型的数据和程序。CPU 10总地控制微型计算机2。例如，CPU电源11为这样的调 节器，其从外部供给的电压VCC生成电源电压VDD1并将该电源电 压VDD1提供到电平移位器6和电平移本文档来自技高网...

【技术保护点】
一种半导体集成电路器件，具有用于将直流电源电压转换成给定直流电压的调节器，　所述调节器包括：　输出驱动器，其包括多个晶体管；　输入电压焊盘，用于将电源电压提供到所述晶体管的源极；　输出电压焊盘，其耦合到所述晶体管的漏 极，以输出给定直流电压，　其中所述输入电压焊盘和所述输出电压焊盘沿着其中形成所述调节器的半导体芯片的一个边缘布置成行，以及　其中所述晶体管的栅极与所述输入电压焊盘和所述输出电压焊盘的布置平行。

【技术特征摘要】
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【专利技术属性】
技术研发人员：有坂直也，伊藤崇泰，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：JP[日本]