减小衬底中的高频信号损失制造技术

本发明专利技术涉及减小衬底中的高频信号损失。一种集成电路结构，包括：第一导电类型的半导体衬底；和半导体衬底中的耗尽区。深阱区基本被耗尽区包围，其中深阱区是与第一导电类型相反的第二导电类型。耗尽区包括直接位于深阱区之上的第一部分和直接位于深阱区之下的第二部分。集成电路装置直接设置在耗尽区之上。

【技术实现步骤摘要】

本专利技术一般涉及集成电路，并且特别涉及高频集成电路装置，尤其是减小衬底中信号损失的结构和方法。
技术介绍
高频电路被广泛使用于现代应用中，如无线通信应用。设计者面对的普遍问题是 位于高频电路下面的衬底中的信号损失，部分信号损失由形成在高频电路和下面的衬底之 间的寄生电容导致。通常，随着信号频率的增大，损失也增大。这大大限制了高频电路的设 计。 图1说明了形成在半导体衬底2之上的传统射频(RF)变压器4。电介质层8将射 频变压器4与半导体衬底2分隔开。射频变压器4和半导体衬底2 —起形成寄生电容6。 不希望产生的寄生电容6将射频变压器4的工作频率限制在10G赫兹左右和更低的频率。 当频率进一步增大，半导体衬底2中的信号损失大大增大。 当其它集成电路装置工作在高频下时，这些装置也发生信号损失。例如，图2说明 了形成于P+扩散区14和N型阱区16之间的结型二极管12。 P+扩散区14和N型阱区16 都形成在衬底18内。同样，在P+扩散区14，N型阱区16和衬底18之间，在衬底18和连接 到结型二极管12的金属线之间和其他类似区域形成寄生电容20。寄生电容20导致结型二 极管12携带的信号中的极大信号损失，这个损失可能严重到大约4到5分贝。类似地，其 他二极管如鳍式场效应晶体管二极管和肖特基二极管也遭受类似的问题。 而且，信号损失问题可能随着集成电路尺寸的不断縮小而加剧，集成电路尺寸的 縮小导致高频装置和各自的底层衬底之间的距离越来越小。减小的距离导致寄生电容的增 加。因此，需要方案解决上述问题。
技术实现思路
根据本专利技术的一个方面，一种集成电路结构包括第一导电类型的半导体衬底； 和在半导体衬底中的耗尽区。深阱区基本上被耗尽区包围，并且深阱区是与第一导电类型 相反的第二导电类型。耗尽区包括直接位于深阱区之上的第一部分和直接位于深阱区下的 第二部分。集成电路装置直接位于耗尽区之上。也公开了其他实施例。 实施例的优势特征包括减少了高频装置的信号损失。另外，实施例可能与现有的 制造工艺相结合，不要求额外工艺步骤和光刻掩模。附图说明 为了更全面地理解本专利技术和其优点，参考下述的附图描述，其中 图1说明了形成在半导体衬底之上的传统射频变压器； 图2说明了形成在半导体衬底之上的传统二极管； 图3A和3B分别说明了本专利技术的变压器实施例的透视图和俯视4 图4，5和6分别说明了结型二极管实施例，鳍式场效应晶体管二极管实施例和肖 特基二极管实施例的横截面图； 图7和8显示了从传统二极管和本专利技术的二极管实施例获得的仿真结果的比较。 具体实施例方式下面详细讨论实施例的制造和使用。然而，应该意识到，实施例提供了很多可以广 泛体现在各种不同的具体情况中的的应用专利技术概念。讨论的具体实施例只是说明专利技术的制 造和使用的具体方法，不限制专利技术范围。 本专利技术提出了一种新的衬底_损失减少的结构和方法。讨论本专利技术的制造实施例 的中间步骤。也讨论了不同实施例。在本专利技术的不同视图和说明性实施例中，使用相似的 参考数字标记相似的元件。 图3A说明本专利技术的一个实施例的透视图，其中包括衬底30。衬底30可能包含硅， 锗，砷化镓，和/或其它普遍使用的半导体材料。衬底30可能是体材料衬底，或者具有绝缘 底半导体结构。实施例中，衬底30轻掺杂p型杂质，例如，浓度低于10"/cm 因此，以下被 称为P型衬底。或者，衬底30可能轻掺杂n型杂质。射频变压器32形成在衬底30之上。 射频变压器32和衬底30之间的间隔34可能包括电介质层，如层间电介质(ILD)，在其中形 成晶体管的栅电极(未显示)和接触栓塞48的，和金属间电介质层(IMD)，在其中形成金属 线和通孔(未显示)的。 变压器32可能有四个端子，命名为X1A，X1B，X2A和X2B。端子X1A和X2A通过金 属线和通孔互连。端子X1B和X2B通过金属线和通孔互连。因此，变压器32包括两个电感， 一个连接在端子X1A和X2A之间，另一个连接在端子X1B和X2B之间。 深N型阱区36形成在衬底30内，其顶表面38比衬底30的顶表面40低。实施例 中，深N型阱区36通过在衬底30的深处注入n型杂质如磷和砷形成。或者，深N型阱区36 可能是通过对衬底30的表层进行扩散和掺杂而形成。因此，深N型阱区36内埋在衬底30 内，并且P型层位于深N型阱区36之上。应该意识到，由于注入n型杂质的分布，深N型阱 区36可能没有明显的顶表面和底层。实施例中，位于深N型阱区36的顶表面和底层之间 的中间层的深度D为大约liim。然而，本领域的普通技术人员也应该认识到，描述中列举的 尺寸仅是例子，如果使用不同的构成技术，尺寸将改变。 深N型阱区36通过n型栓塞44，46和接触栓塞48连接到电压源50。实施例中， n型栓塞44与n型阱区同时形成，用来组成其中的pM0S晶体管(未显示)。因此，n型栓 塞44基本上和n型阱区有同样的杂质浓度。深N型阱区的顶表面38不比n型栓塞44的 底层低，因此它们相互连接。N型栓塞46可能与nMOS晶体管的源极/漏极区域同时形成 (未显示)，因此N+区域的浓度可能，例如，比大约1 X 1027cm3高。接触栓塞48可能形成于 ILD内，并可能与连接到pMOS和NMOS晶体管的源极/漏极区域和栅极的接触栓塞(未显 示)同时形成。注意，深N型阱区36可能使用任何其他的适当连接方式连接到电压源50。 电压源50提供正向偏置电压给深N型阱区36。因此，耗尽区形成于包围深N型阱 区36的衬底30的一部分中。实施例中，应用到深N型阱区36的电压足够高，能够耗尽直 接位于深N型阱区36之上的衬底30的一部分。换句话说，耗尽区52延伸到衬底30的顶 表面40。认识到，寄生电容54存在于射频变压器32和衬底30之间。耗尽区52的形成的5影响是以耗尽区52的厚度增加寄生电容54的电容绝缘体的等效厚度。结果，寄生电容54 的电容减小了，导致衬底30中的信号损失降低了 (信号损失下述被称为衬底损失)。实施 例中，所有寄生电容的总电容值可能被减小了约50 % 。 为了使得减小寄生电容值的作用最大化，最好增加耗尽区52的厚度T，这可以通 过增加正向偏置电压获得。实施例中，偏置电压是工作电压VDD，是提供给核心电路的正向 电源电压，但是偏置电压也可以是任何其他的正向电压。为了进一步增大耗尽区52的面 积，正向偏置电压可能被增大到比电压VDD高。例如，电压源50可能是提供比电压VDD高 的正向电源电压的输入/输出(I/O)电压源。 图3B说明了射频变压器32，深N型阱区36和耗尽区52的典型俯视图。耗尽区52 可能是在所有平面方向(平行于衬底30的表面的方向)延伸到变压器32的边缘外的连续 区域。因此，耗尽区52的面积(俯视)可能至少基本接近于射频变压器32的面积，甚至比 它大。耗尽区52的面积可能比射频变压器32的面积大10%，甚至100%。如图3A所示， 耗尽区52的增加可能有利于减小寄生电容54的电容值。实施例中，深N型阱区36包括多 个彼此之间被P型衬底30的部分分隔开的平行指(也标记为36)。平行指36之间可能通 过深N型阱区36连接。为了减小形成在深N型阱区36内的感应电流，指最好尽可能的窄， 宽度W接近或本文档来自技高网...

【技术保护点】
一种集成电路结构，包括：第一导电类型的半导体衬底；半导体衬底中的耗尽区；基本被耗尽区包围的深阱区，其中深阱区是与第一导电类型相反的第二导电类型，而耗尽区包括直接位于深阱区之上的第一部分和直接位于深阱区之下的第二部分；以及直接位于深阱区之上的集成电路装置。

【技术特征摘要】
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【专利技术属性】
技术研发人员：周淳朴，陈和祥，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]