本发明专利技术提供一种具有三重resurf结构的分离栅沟槽MOS器件及工艺；本申请提出的具有三重resurf结构的分离栅沟槽MOS器件通过在分离栅沟槽MOS器件中实现triple resurf结构，在相同耐压下大大降低了器件的比导通电阻，降低了器件的导通损耗。由于分离栅结构本身就对漂移区具有辅助耗尽能力，因此该器件相当于在分离栅沟槽基础上由triple resurf又进行了一次辅助耗尽，在相同耐压下，比传统分离栅沟槽MOS器件具有更低的导通电阻；该器件实现的工艺为多次外延，通过多次外延与多次埋层注入工艺能够实现较为精确的Ptop层，且随着外延次数的增加，Ptop层形貌将越理想，器件的性能将更加优异。异。异。
【技术实现步骤摘要】
具有三重resurf结构的分离栅沟槽MOS器件及工艺
[0001]本专利技术涉及半导体
，尤其是一种具有三重resurf结构的分离栅沟槽MOS器件及工艺。
技术介绍
[0002]分离栅沟槽MOS器件和普通沟槽MOS器件相比，其开关损耗更低，结电容更小，米勒平台窄，相同电压下的导通电阻低，具有良好的开关特性与较低的导通损耗；随着手机快充、电动汽车、无刷电机和锂电池的兴起，中压MOSFET的需求越来越大，中压功率器件开始蓬勃发展；分离栅沟槽MOS器件作为中压MOSFET的代表，被作为开关器件广泛应用于电机驱动系统、逆变器系统及电源管理系统，是核心功率控制部件，其比导通电阻是十分重要的参数。
[0003]然而，由于分离栅沟槽MOS器件分离栅的存在，相比于传统VDMOS其漂移区在高压下耗尽的更深，这本身就降低了分离栅沟槽MOS器件的比导通电阻；为了进一步降低分离栅沟槽MOS器件的比导通电阻，需要在其漂移区中设计三重resurf结构。三重resurf即triple resurf；resurf即降低表面电场。
技术实现思路
[0004]为解决现有技术中的至少一个技术问题，本专利技术实施例提供一种具有三重resurf结构的分离栅沟槽MOS器件及工艺，在相同耐压下大大降低了器件的比导通电阻，降低了器件的导通损耗。为实现以上技术目的，本专利技术实施例采用的技术方案是：第一方面，本专利技术实施例提供了一种具有三重resurf结构的分离栅沟槽MOS器件，包括：N+衬底，位于N+衬底上方的N型外延层；N型外延层背离N+衬底的表面为第一主面，N+衬底背离N型外延层的表面为第二主面；在N型外延层中设有从第一主面至体内的第一类沟槽；在第一类沟槽中，下半部中间位置设有分离栅多晶硅，分离栅多晶硅的两侧与下侧为分离栅氧化层；分离栅多晶硅的上侧设有垫积氧化层，垫积氧化层的正上方中间位置设有栅极多晶硅；栅极多晶硅两侧设有栅氧化层；在第一类沟槽以外的左右两侧的N型外延层中，分别制作有Ptop层；Ptop层与第一类沟槽之间间隔一个距离；在N型外延层顶部非第一类沟槽的其它区域，设有P型体区；P型体区的底部与Ptop层间隔一个距离；在第一类沟槽左侧的P型体区表面，设有自左到右的第一类P+区和第一类N+区；在第一类沟槽右侧的P型体区表面，设有自右到左的第一类P+区和第一类N+区；在第一主面设有绝缘介质层和正面金属层；其中正面金属层包括第一类正面金属和第二类正面金属，第一类正面金属通过穿透绝缘介质层的通孔连接所有P型体区中的第一类P+区和第一类N+区，以及分离栅多晶硅，作为器件源极；第二类正面金属通过穿透绝缘介质层的通孔连接栅极多晶硅，作为器件栅极；在绝缘介质层上还设有钝化层；钝化层在源
极和栅极分别开孔；在第二主面设有背面金属层，作为器件漏极。
[0005]进一步地，Ptop层与第一类沟槽之间的距离为0.5～2微米。
[0006]进一步地，Ptop层的宽度为0.5～1微米。
[0007]进一步地，Ptop层的长度与分离栅多晶硅相当。
[0008]进一步地，P型体区的底部与Ptop层间隔的距离为0.8～1.5微米。
[0009]进一步地，第一类沟槽下方设有第三条Ptop层；所述第三条Ptop层与第一类沟槽左右两侧的Ptop层与第一类沟槽的距离相同。
[0010]第二方面，本专利技术实施例提供了一种如上文所述的具有三重resurf结构的分离栅沟槽MOS器件的制作工艺，包括以下步骤：步骤S1，提供N+衬底，并在N+衬底上外延生长第一外延层，并进行第一次P埋层注入，得到第一P埋层；步骤S2，外延生长第二外延层，再进行第二次P埋层注入，得到第二P埋层；步骤S3，重复以上的生长外延层和P埋层注入，得到垂直叠加的多个外延层，以及两列垂直叠加的多个P埋层；步骤S4，在垂直叠加的多个外延层上再次外延生长厚外延层，形成器件的N型外延层；步骤S5，在N型外延层的两列垂直叠加的多个P埋层的中间位置刻蚀形成第一类沟槽；第一类沟槽左右两侧的Ptop层分别包括一列垂直叠加的多个P埋层；步骤S6，第一类沟槽氧化形成分离栅氧化层，在第一类沟槽中填充导电多晶硅；步骤S7，第一类沟槽中填充导电多晶硅后，进行回刻，形成分离栅多晶硅；步骤S8，垫积分离栅多晶硅上方的垫积氧化层，第一类沟槽上部侧壁氧化形成栅氧化层；填充导电多晶硅并CMP，形成栅极多晶硅；步骤S9，通过P型离子注入并退火，形成P型体区；通过N+、P+离子注入形成第一类N+区和第一类P+区；步骤S10，垫积绝缘介质层，刻蚀通孔，淀积正面金属层，刻蚀形成第一类正面金属和第二类正面金属；制作钝化层并开孔；制作背面金属层。
[0011]进一步地，在进行第一次P埋层注入得到第一P埋层PBL1时，再进行一次P型高能离子注入从而形成N型外延层下部的第三条Ptop层。
[0012]本专利技术实施例提供的技术方案带来的有益效果是：本申请提出的，能够在漂移区实现更深的耗尽，大大提升其静态特性的同时开关特性不会受到影响，在相同耐压下，比传统分离栅沟槽MOS器件具有更低的比导通电阻，是一种十分具有量产价值的分离栅沟槽MOS器件结构，可广泛用于各类场合。
附图说明
[0013]图1为本专利技术实施例一中的分离栅沟槽MOS器件结构示意图。
[0014]图2为本专利技术实施例一中的外延生长第一外延层N
‑
epi1，并进行第一次P埋层注入示意图。
[0015]图3为本专利技术实施例一中的外延生长第二外延层N
‑
epi2，再进行第二次P埋层注入
示意图。
[0016]图4为本专利技术实施例一中的外延生长第二外延层N
‑
epi3，再进行第三次P埋层注入示意图。
[0017]图5为本专利技术实施例一中的外延生长厚外延层N
‑
epi7，形成器件的N型外延层示意图。
[0018]图6为本专利技术实施例一中的刻蚀形成第一类沟槽示意图。
[0019]图7为本专利技术实施例一中的在第一类沟槽氧化形成分离栅氧化层，填充导电多晶硅示意图。
[0020]图8为本专利技术实施例一中的回刻形成分离栅多晶硅示意图。
[0021]图9为本专利技术实施例一中的垫积氧化层，第一类沟槽0上部侧壁氧化形成栅氧化层；填充导电多晶硅并CMP示意图。
[0022]图10为本专利技术实施例一中的离子注入形成P型体区，形成第一类N+区和第一类P+区示意图。
[0023]图11为本专利技术实施例二中的分离栅沟槽MOS器件结构示意图。
具体实施方式
[0024]为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本专利技术，并不用于限定本专利技术。
[0025]在本专利技术实施例的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种具有三重resurf结构的分离栅沟槽MOS器件，包括：N+衬底(000)，位于N+衬底(000)上方的N型外延层(001)；N型外延层(001)背离N+衬底(000)的表面为第一主面，N+衬底(000)背离N型外延层(001)的表面为第二主面；其特征在于，在N型外延层(001)中设有从第一主面至体内的第一类沟槽(020)；在第一类沟槽(020)中，下半部中间位置设有分离栅多晶硅(022)，分离栅多晶硅(022)的两侧与下侧为分离栅氧化层(021)；分离栅多晶硅(022)的上侧设有垫积氧化层(023)，垫积氧化层(023)的正上方中间位置设有栅极多晶硅(025)；栅极多晶硅(025)两侧设有栅氧化层(024)；在第一类沟槽(020)以外的左右两侧的N型外延层(001)中，分别制作有Ptop层(012)；Ptop层(012)与第一类沟槽(020)之间间隔一个距离；在N型外延层(001)顶部非第一类沟槽(020)的其它区域，设有P型体区(010)；P型体区(010)的底部与Ptop层(012)间隔一个距离；在第一类沟槽(020)左侧的P型体区(010)表面，设有自左到右的第一类P+区(011)和第一类N+区(002)；在第一类沟槽(020)右侧的P型体区(010)表面，设有自右到左的第一类P+区(011)和第一类N+区(002)；在第一主面设有绝缘介质层(030)和正面金属层(032)；其中正面金属层(032)包括第一类正面金属和第二类正面金属，第一类正面金属通过穿透绝缘介质层(030)的通孔(031)连接所有P型体区(010)中的第一类P+区(011)和第一类N+区(002)，以及分离栅多晶硅(022)，作为器件源极；第二类正面金属通过穿透绝缘介质层(030)的通孔(031)连接栅极多晶硅(025)，作为器件栅极；在绝缘介质层(030)上还设有钝化层(040)；钝化层(040)在源极和栅极分别开孔；在第二主面设有背面金属层(033)，作为器件漏极。2.如权利要求1所述的具有三重resurf结构的分离栅沟槽MOS器件，其特征在于，Ptop层(012)与第一类沟槽(020)之间的距离为0.5～2微米。3.如权利要求1所述的具有三重resurf结构的分离栅沟槽MOS器件，其特征在于，Ptop层(012)的宽度为0.5～1微米。4.如权利要求1所述的具有三重resurf结构的分离栅沟槽MOS器件，其特...
【专利技术属性】
技术研发人员：孙明光，李振道，朱伟东，
申请(专利权)人：江苏应能微电子股份有限公司，
类型：发明
国别省市：
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