根据一实施方式，半导体装置有第一电极、第一导电型的第一半导体区域、第二导电型的第二半导体区域、栅极电极、第二导电型的第三半导体区域、导电部、第二导电型的第四半导体区域、第一导电型的第五半导体区域、第一导电型的第六半导体区域及第二电极。第一半导体区域包含第一区域及第二区域。第二半导体区域及第三半导体区域设于第一区域之上。栅极电极设于第二半导体区域之上。第三半导体区域与第二半导体区域分离。导电部设于第三半导体区域之上。第四半导体区域设于第二区域之上，与第三半导体区域相接。第五半导体区域设于第四半导体区域的一部分之上。第六半导体区域有比第一半导体区域高的第一导电型的杂质浓度，与第三半导体区域相接。半导体区域相接。半导体区域相接。
【技术实现步骤摘要】
半导体装置以及半导体封装
[0001]关联申请
[0002]本申请享受以日本专利申请第2022
‑
35311号(申请日：2022年3月8日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
[0003]本专利技术的实施方式一般涉及半导体装置以及半导体封装。
技术介绍
[0004]金属氧化物半导体场效应晶体管(MOSFET)等半导体装置例如被用于电力转换。对于半导体装置，要求能够抑制装置损坏的技术。
技术实现思路
[0005]本专利技术提供能够抑制装置损坏的半导体装置以及半导体封装。
[0006]根据一实施方式，半导体装置具备第一电极、第一导电型的第一半导体区域、第二导电型的第二半导体区域、栅极电极、第二导电型的第三半导体区域、导电部、第二导电型的第四半导体区域、第一导电型的第五半导体区域、第一导电型的第六半导体区域和第二电极。所述第一半导体区域设于所述第一电极之上，且与所述第一电极电连接。所述第一半导体区域包含第一区域和设于所述第一区域之上的第二区域。所述第二半导体区域设于所述第一区域之上。所述栅极电极经由栅极绝缘层设于所述第二半导体区域之上。所述第三半导体区域设于所述第一区域之上。所述第三半导体区域在与从所述第一电极朝向所述第一半导体区域的第一方向垂直的第二方向上经由所述第二区域从所述第二半导体区域分离。所述导电部经由绝缘层设于所述第三半导体区域之上。所述第四半导体区域设于所述第二区域之上，且与所述第三半导体区域相接。所述第五半导体区域设于所述第四半导体区域的一部分之上。所述第六半导体区域具有比所述第一半导体区域高的第一导电型的杂质浓度，且与所述第三半导体区域相接。所述第二电极设于所述第四半导体区域以及所述第五半导体区域之上，且与所述第四半导体区域以及所述第五半导体区域电连接。
附图说明
[0007]图1是对第一实施方式的半导体装置的一部分进行表示的剖面图。
[0008]图2的(a)和(b)、图3的(a)和(b)以及图4的(a)和(b)是表示第一实施方式的半导体装置的制造工序的剖面图。
[0009]图5是对参考例的半导体装置的一部分进行表示的剖面图。
[0010]图6的(a)和(b)以及图7的(a)和(b)是对第一实施方式的半导体装置的一部分进行表示的俯视图。
[0011]图8是对第一实施方式的第一变形例的半导体装置的一部分进行表示的示意图。
[0012]图9是对第一实施方式的第二变形例的半导体装置的一部分进行表示的示意图。
[0013]图10是对第一实施方式的第三变形例的半导体装置的一部分进行表示的示意图。
[0014]图11是对第一实施方式的第四变形例的半导体装置的一部分进行表示的示意图。
[0015]图12是对第一实施方式的第五变形例的半导体装置的一部分进行表示的示意图。
[0016]图13是对第一实施方式的第六变形例的半导体装置的一部分进行表示的剖面图。
[0017]图14是图13的A1
‑
A2剖面图。
[0018]图15是对第一实施方式的第七变形例的半导体装置的一部分进行表示的剖面图。
[0019]图16是对第一实施方式的第七变形例的半导体装置的一部分进行表示的剖面图。
[0020]图17是图15以及图16的A1
‑
A2剖面图。
[0021]图18是表示第一实施方式的第七变形例的半导体装置的动作的示意图。
[0022]图19是对第一实施方式的第八变形例的半导体装置的一部分进行表示的俯视图。
[0023]图20是对第一实施方式的第八变形例的半导体装置的一部分进行表示的俯视图。
[0024]图21是对第二实施方式的半导体装置的一部分进行表示的剖面图。
[0025]图22、图23是对第二实施方式的半导体装置的一部分进行表示的俯视图。
[0026]图24是对第三实施方式的半导体封装的一部分进行表示的俯视图。
具体实施方式
[0027]以下，参照附图对本专利技术的各实施方式进行说明。
[0028]附图是示意性的或者概念性的图，各部分的厚度和宽度的关系、各部分间的大小的比率等未必与现实情况相同。即使在表示相同部分的情况下，根据附图，也会有彼此的尺寸、比率被差异化表示的情况。
[0029]在本申请的说明书和各图中，对于与已经说明的要素相同的要素，标注相同的附图标记并适当省略详细的说明。
[0030]在以下的说明以及附图中，n
+
、n
－
以及p
+
、p这些标记表示各杂质浓度的相对的高低。即，附有“+”的标记表示与未附有“+”以及“－”中的任一方的标记相比杂质浓度相对较高，附有“－”的标记表示与未附有任一方的标记相比杂质浓度相对较低。在各个区域中包含p型杂质和n型杂质双方的情况下，这些标记表示这些杂质相互补偿之后的净的杂质浓度的相对的高低。
[0031]对于以下说明的各实施方式，也可以使各半导体区域的p型和n型颠倒来实施各实施方式。
[0032](第一实施方式)
[0033]图1是对第一实施方式的半导体装置的一部分进行表示的剖面图。
[0034]第一实施方式的半导体装置是MOSFET。如图1所示，第一实施方式的半导体装置100包含n
－
型(第一导电型)漂移区域1(第一半导体区域)、p
+
型(第二导电型)半导体区域2(第二半导体区域)、p
+
型半导体区域3(第三半导体区域)、p型基极区域4(第四半导体区域)、n
+
型源极区域5(第五半导体区域)、n
+
型半导体区域6(第六半导体区域)、n
+
型漏极区域8、p
+
型接触区域9、栅极电极10、导电部20、漏极电极31(第一电极)以及源极电极32(第二电极)。
[0035]在实施方式的说明中，使用XYZ正交坐标系。将从漏极电极31朝向n
－
型漂移区域1的方向设为Z方向(第一方向)。将与Z方向正交的一方向设为X方向(第二方向)。将与X方向
以及Z方向正交的方向设为Y方向(第三方向)。另外，在此，将从漏极电极31朝向n
－
型漂移区域1的方向称为“上”，将与之相反的方向称为“下”。这些方向是基于漏极电极31与n
－
型漂移区域1的相对位置关系的方向，与重力的方向没有关系。
[0036]漏极电极31设于半导体装置100的下表面。n
+
型漏极区域8设于漏极电极31之上，且与漏极电极31电连接。n
－
型漂移区域1设于n
+
型漏极区域8之上。n
－
型漂移区域1的n型杂质浓度比n
+
型漏极区域8的n型杂质浓度低。n
－
型漂移区域1经由本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体装置，其特征在于，具备：第一电极；第一导电型的第一半导体区域，其设于所述第一电极之上，且与所述第一电极电连接，包含第一区域和设于所述第一区域之上的第二区域；第二导电型的第二半导体区域，其设于所述第一区域之上；栅极电极，其经由栅极绝缘层设于所述第二半导体区域之上；第二导电型的第三半导体区域，其设于所述第一区域之上，所述第三半导体区域在与第一方向垂直的第二方向上经由所述第二区域而与所述第二半导体区域分离，所述第一方向从所述第一电极朝向所述第一半导体区域；导电部，其经由绝缘层设于所述第三半导体区域之上；第二导电型的第四半导体区域，其设于所述第二区域之上，且与所述第三半导体区域相接；第一导电型的第五半导体区域，其设于所述第四半导体区域的一部分之上；第一导电型的第六半导体区域，其与所述第三半导体区域相接，所述第六半导体区域中的第一导电型的杂质浓度比所述第一半导体区域中的第一导电型的杂质浓度高；以及第二电极，其设于所述第四半导体区域以及所述第五半导体区域之上，且与所述第四半导体区域以及所述第五半导体区域电连接。2.根据权利要求1所述的半导体装置，其特征在于，所述第二区域中的第一导电型的杂质浓度比所述第一区域中的第一导电型的杂质浓度高。3.根据权利要求1所述的半导体装置，其特征在于，所述第六半导体区域与所述第三半导体区域的下端的至少一部分相接。4.根据权利要求1所述的半导体装置，其特征在于，所述第三半导体区域包含第一部分和设于所述第一部分之上的第二部分，所述第二部分的一部分在所述第一方向上位于所述第一部分与所述导电部之间，所述第一部分中的第二导电型的杂质浓度比所述第二部分中的第二导电型的杂质浓度高。5.根据权利要求1所述的半导体装置，其特征在于，所述半导体装置还具备设于所述第二半导体区域与所述第三半导体区域之间的第二导电型的第七半导体区域，所述第七半导体区域在与所述第一方向以及所述第二方向垂直的第三方向上与所述第二区域并列。6.根据权利要求1所述的半导体装置，其特征在于，所述第三半导体区域包含：第二部分；第三部分，其设于所...
【专利技术属性】
技术研发人员：田中克久，河野洋志，
申请(专利权)人：东芝电子元件及存储装置株式会社，
类型：发明
国别省市：
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