半导体结构及其形成方法技术

本发明专利技术提供一种半导体结构及其形成方法，通过形成屏蔽栅和超级势垒部分，所述屏蔽栅位于所述沟槽的底部且所述屏蔽栅的顶面低于所述外延层的顶面，所述超级势垒部分位于沟槽的侧边且与所述外延层的顶面齐平，所述超级势垒部分与所述屏蔽栅连通并位于所述屏蔽栅上方；且通过所述超级势垒部分与所述源区短接形成超级势垒管；超级势垒管提供关断时耐压，形成快速恢复的屏蔽栅器件。关断过程中，电流通过超级势垒管形成的通路释放，形成快速恢复的效果。果。果。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术涉及半导体
，特别涉及一种半导体结构及其形成方法。

技术介绍

[0002]MOS器件通过控制芯片来实现直流
‑
直流转换，其中，MOS器件中本身存在寄生二极管，寄生二极管由包围源极的阱区或者漏极构成，为有效降低高频开关损耗，提高直流转化效率，在MOS管的源极与漏极之间并联肖特基二极管SBD。由于肖特基二极管SBD与寄生二极管D1(PN结)相比，具有更低的开启电压(肖特基二极管0.3V左右，PN结二极管0.7V左右)，如在MOS管的源极S与漏极D之间并联一肖特基SBD，可以有效减少由于高开启电压造成的损耗，有效降低高频开关过程种开关损耗，提高转换效率。
[0003]超级势垒结构正是结合了PN二极管和肖特基二极管两者的优势，减小了功耗、减小正向电压并提高该类型器件的可靠性。超级势垒结构通过MOS沟道建立了一个“超级势垒”，并利用MOS的体效应降低势垒高度，可以使该器件的获得比PN结更小乃至接近肖特基二极管的正向压降，并获得较小的漏电流。但目前的超级势垒结构集成度较低。

技术实现思路

[0004]本专利技术的目的在于提供一种半导体结构及其形成方法，以解决超级势垒结构集成屏蔽栅结构以及提高超级势垒结构的集成度中的至少一个问题。
[0005]为解决上述技术问题，本专利技术提供一种半导体结构，包括：
[0006]衬底，所述衬底上形成有外延层和位于所外延层内的沟槽，所述沟槽侧边形成有源区；
[0007]屏蔽栅，所述屏蔽栅位于所述沟槽的底部且所述屏蔽栅的顶面低于所述外延层的顶面；
[0008]超级势垒部分，所述超级势垒部分位于所述沟槽内的侧边且与所述外延层的顶面齐平，以及所述超级势垒部分与所述屏蔽栅连通并位于所述屏蔽栅上方；
[0009]栅极，所述栅极与所述屏蔽栅、所述超级势垒部分位于同一沟槽内且通过隔离层隔离；
[0010]超级势垒管，所述超级势垒部分与所述源区短接形成所述超级势垒管。
[0011]可选的，所述超级势垒部分包括单边超级势垒部分和/或双边超级势垒部分，所述单边超级势垒部分位于所述沟槽的一侧，所述双边超级势垒部分位于所述沟槽的两侧。
[0012]可选的，所述隔离层包括第一隔离层和第二隔离层，所述第一隔离层横向隔离所述栅极与所述屏蔽栅，所述第二隔离层纵向隔离所述栅极与所述超级势垒部分。
[0013]可选的，所述屏蔽栅与所述沟槽侧壁之间形成有第一介质层和保护层，所超级势垒部分与所述沟槽侧壁之间形成有第一介质层。
[0014]基于同一专利技术构思，本专利技术还提供一种半导体结构的形成方法，包括；
[0015]提供一衬底，所述衬底上形成有外延层和位于所外延层内的沟槽；
[0016]形成屏蔽栅和超级势垒部分，所述屏蔽栅位于所述沟槽的底部且所述屏蔽栅的顶面低于所述外延层的顶面，所述超级势垒部分位于沟槽的侧边且与所述外延层的顶面齐平，以及所述超级势垒部分与所述屏蔽栅连通并位于所述屏蔽栅上方；
[0017]形成栅极，所述栅极与所述屏蔽栅、所述超级势垒部分位于同一沟槽内且通过隔离层隔离；
[0018]形成阱区和源区，所述阱区位于相邻的所述沟槽之间的所述外延层内，且所述源区位于所述阱区内；以及
[0019]所述源区与所述超级势垒部分短接形成超级势垒管。
[0020]可选的，形成屏蔽栅和超级势垒部分的步骤包括：
[0021]在所述沟槽内依次形成堆叠的第一介质层和保护层，所述第一介质层覆盖所述沟槽的侧壁和所述外延层的顶部，以及所述保护层覆盖所述第一介质层；
[0022]刻蚀所述沟槽侧壁的部分所述保护层以暴露出所述沟槽侧壁的部分所述第一介质层；
[0023]在所述沟槽内形成多晶硅层并回刻形成屏蔽栅和超级势垒部分。
[0024]可选的，刻蚀所述沟槽侧壁的部分所述保护层包括刻蚀所述沟槽的单侧侧壁的部分所述保护层或者刻蚀所述沟槽的双侧侧壁的部分所述保护层，以形成超级势垒部分位于所述沟槽的单侧或者双侧。
[0025]可选的，形成屏蔽栅的步骤之后且形成栅极之前：
[0026]形成第一隔离层，所述第一隔离层位于所述屏蔽栅上，以横向隔离所述屏蔽栅与所述栅极；
[0027]形成第二隔离层，所述第二隔离层覆盖所述超级势垒部分的侧壁，以纵向隔离所述超级势垒部分与所述栅极。
[0028]可选的，所述第二隔离层覆盖所述沟槽的侧壁。
[0029]可选的，形成阱区和源区之后，
[0030]形成第二介质层，所述第二介质层覆盖所述源区、阱区以及栅极；
[0031]形成接触孔，所述接触孔位于所述第二介质层内且与所述源区、所述栅极对应；
[0032]形成源极和金属层，所述金属层位于所述第二介质层和所述源极上且连通所述屏蔽栅两侧的源极。
[0033]在本专利技术提供的一种半导体结构及其形成方法中，通过形成屏蔽栅和超级势垒部分，所述屏蔽栅位于所述沟槽的底部且所述屏蔽栅的顶面低于所述外延层的顶面，所述超级势垒部分位于沟槽的侧边且与所述外延层的顶面齐平，所述超级势垒部分与所述屏蔽栅连通并位于所述屏蔽栅上方；且通过所述超级势垒部分与所述源区短接形成超级势垒管；超级势垒管提供关断时耐压，形成快速恢复的屏蔽栅器件。关断过程中，电流通过超级势垒管形成的通路释放，形成快速恢复的效果。
附图说明
[0034]本领域的普通技术人员将会理解，提供的附图用于更好地理解本专利技术，而不对本专利技术的范围构成任何限定。其中：
[0035]图1是本专利技术实施例的半导体结构的结构示意图。
[0036]图2是本专利技术另一实施例的半导体结构的结构示意图。
[0037]图3是本专利技术实施例的半导体结构的形成方法流程图。
[0038]图4至图11是本专利技术实施例的半导体结构的形成方法对应步骤的结构示意图。
[0039]图12至图17是本专利技术另一实施例的半导体结构的形成方法对应步骤的结构示意图。
[0040]附图中：
[0041]10
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衬底；11
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外延层；12
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沟槽；12a
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第一沟槽；12b
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第二沟槽；12c
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第三沟槽；13
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第一介质层；14
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保护层；15
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光刻胶层；16
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第一开口；16a
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第二开口；16b
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第三开口；16c
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第四开口；16d
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第五开口；17
‑
屏蔽栅；17a
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超级势垒部分；18
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第一隔离层；18a
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第二隔离层；19
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栅极；20
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阱区；21
‑
源区；22
‑
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【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底，所述衬底上形成有外延层和位于所外延层内的沟槽，所述沟槽侧边形成有源区；屏蔽栅，所述屏蔽栅位于所述沟槽的底部且所述屏蔽栅的顶面低于所述外延层的顶面；超级势垒部分，所述超级势垒部分位于所述沟槽内的侧边且与所述外延层的顶面齐平，以及所述超级势垒部分与所述屏蔽栅连通并位于所述屏蔽栅上方；栅极，所述栅极与所述屏蔽栅、所述超级势垒部分位于同一沟槽内且通过隔离层隔离；超级势垒管，所述超级势垒部分与所述源区短接形成所述超级势垒管。2.根据权利要求1所述的半导体结构，其特征在于，所述超级势垒部分包括单边超级势垒部分和/或双边超级势垒部分，所述单边超级势垒部分位于所述沟槽的一侧，所述双边超级势垒部分位于所述沟槽的两侧。3.根据权利要求1所述的半导体结构，其特征在于，所述隔离层包括第一隔离层和第二隔离层，所述第一隔离层横向隔离所述栅极与所述屏蔽栅，所述第二隔离层纵向隔离所述栅极与所述超级势垒部分。4.根据权利要求1所述的半导体结构，其特征在于，所述屏蔽栅与所述沟槽侧壁之间形成有第一介质层和保护层，所述超级势垒部分与所述沟槽侧壁之间形成有第一介质层。5.一种半导体结构的形成方法，其特征在于，包括；提供一衬底，所述衬底上形成有外延层和位于所外延层内的沟槽；形成屏蔽栅和超级势垒部分，所述屏蔽栅位于所述沟槽的底部且所述屏蔽栅的顶面低于所述外延层的顶面；所述超级势垒部分位于所述沟槽内的侧边且与所述外延层的顶面齐平，以及所述超级势垒部分与所述屏蔽栅连通并位于所述屏蔽栅上方；形成栅极，所述栅极与所述屏蔽栅、所述超级势垒部分位于同一沟槽内且通过隔离层隔离；形成阱区和源区...

【专利技术属性】
技术研发人员：颜树范，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：