半导体装置及其制造方法制造方法及图纸

实施方式提供能够抑制特性恶化的半导体装置及其制造方法。根据一个实施方式，半导体装置具有半导体层、设置于所述半导体层上的第1绝缘膜、设置于所述第1绝缘膜上的栅极布线和设置于所述第1绝缘膜上的源极电极。所述装置还具有设置于所述栅极布线及所述源极电极上、包含夹在所述栅极布线与所述源极电极之间的部分的第2绝缘膜，以及设置于所述半导体层下的漏极电极。并且，所述第1绝缘膜的上表面包含磷的浓度为第1值的第1区域和磷的浓度为比所述第1值高的第2值的第2区域。所述第1区域存在于所述半导体层与所述栅极布线或者所述源极电极之间，所述第2区域存在于所述半导体层与所述第2绝缘膜的所述部分之间。所述第2绝缘膜的所述部分之间。所述第2绝缘膜的所述部分之间。

【技术实现步骤摘要】
半导体装置及其制造方法
[0001]相关申请的交叉引用
[0002]本申请享有以日本专利申请2022－36422号(申请日：2022年3月9日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0003]本专利技术的实施方式涉及半导体装置及其制造方法。

技术介绍

[0004]在功率用晶体管中设置源极电极、与栅极电极电连接的栅极布线。源极电极、栅极布线的至少一部分形成于绝缘膜上。在该绝缘膜包含磷(P)的情况下，磷有可能对功率用晶体管的性能造成不良影响。

技术实现思路

[0005]实施方式提供能够抑制特性恶化的半导体装置及其制造方法。
[0006]根据一个实施方式，半导体装置具有半导体层、设置于所述半导体层上的第1绝缘膜、设置于所述第1绝缘膜上的栅极布线和设置于所述第1绝缘膜上的源极电极。所述装置还具有设置于所述栅极布线及所述源极电极上、包含夹在所述栅极布线与所述源极电极之间的部分的第2绝缘膜，以及设置于所述半导体层下的漏极电极。并且，所述第1绝缘膜的上表面包含磷的浓度为第1值的第1区域和磷的浓度为高于所述第1值的第2值的第2区域。所述第1区域存在于所述半导体层与所述栅极布线或者所述源极电极之间，所述第2区域存在于所述半导体层与所述第2绝缘膜的所述部分之间。
附图说明
[0007]图1是表示第1实施方式的半导体装置的构造的剖视图。
[0008]图2是表示第1实施方式的半导体装置的构造的俯视图。
[0009]图3至图5是表示第1实施方式的半导体装置的构造的其他剖视图。
[0010]图6是表示第1实施方式的半导体装置的构造的其他俯视图。
[0011]图7是表示第1实施方式的变形例的半导体装置的构造的剖视图。
[0012]图8是表示第1实施方式的变形例的半导体装置的构造的俯视图。
[0013]图9是表示第1实施方式的第1比较例的半导体装置的构造的剖视图。
[0014]图10是表示第1实施方式的第2比较例的半导体装置的构造的剖视图。
[0015]图11的(a)至(c)是表示第1实施方式的半导体装置的制造方法的第1例的剖视图。
[0016]图12的(a)至(c)是表示第1实施方式的半导体装置的制造方法的第2例的剖视图。
[0017]图13的(a)至(c)是表示第1实施方式的半导体装置的制造方法的第3例的剖视图。
[0018]图14的(a)至图22的(b)是表示第1实施方式的半导体装置的制造方法的详细内容的剖视图。
具体实施方式
[0019]下面，参照附图对本专利技术的实施方式进行说明。在图1至图22中，对同一结构标注同一附图标记，省略重复的说明。
[0020](第1实施方式)
[0021](1)半导体装置的构造
[0022]图1是表示第1实施方式的半导体装置的构造的剖视图。图1示出了本实施方式的半导体装置内的晶体管的剖面。该晶体管例如是具有沟槽栅构造的功率用MOSFET。
[0023]本实施方式的半导体装置具有半导体层1、漏极电极2、源极电极3、多个栅极沟槽GT和多个接触部CP。本实施方式的半导体装置还在各栅极沟槽GT内具有栅极电极4、场板电极5、绝缘膜11及绝缘膜12。本实施方式的半导体装置还具有绝缘膜13。
[0024]半导体层1包含有漂移层1a和漏极层1b。半导体层1还包含有图1所示的各接触部CP用的衬底层1c、接触层1d及源极层1e。
[0025]下面，参照图1对本实施方式的半导体装置的构造进行说明。
[0026]半导体层1例如由后面记述的多个杂质半导体层构成。半导体层1例如包含有Si(硅)基板等半导体基板。图1示出了与半导体层1的上表面及下表面平行且彼此垂直的X方向及Y方向以及与半导体层1的上表面及下表面垂直的Z方向。在本说明书中，将+Z方向看作上方向，将－Z方向看作下方向。－Z方向可以与重力方向一致，也可以不与重力方向一致。半导体层1的上表面及下表面分别是第1面及第2面的例子。
[0027]漂移层1a是设置于半导体层1内的n
－
型层。漏极层1b是设置于半导体层1内的n型层，配置于漂移层1a下。各衬底层1c是设置于半导体层1内的p型层，在栅极沟槽GT间配置于漂移层1a上。各接触层1d是设置于半导体层1内的p
+
型层，在栅极沟槽GT间配置于对应的衬底层1c上。各源极层1e是设置于半导体层1内的n型层，在栅极沟槽GT间配置于对应的衬底层1c上。上述多个栅极沟槽GT在半导体层1的上表面侧形成于半导体层1内，在Y方向上延伸，在X方向上彼此邻接。
[0028]此外，p
+
型层、n
+
型层分别是包含比p型层或n型层内的p型杂质或n型杂质的浓度高的浓度的p型杂质或n型杂质的层。另外，p
－
型层、n
－
型层分别是包含比p型层或n型层内的p型杂质或n型杂质的浓度低的浓度的p型杂质或n型杂质的层。
[0029]漏极电极2形成于半导体层1的下表面。漏极电极2与漏极层1b相接。漏极电极2例如是Al(铝)层、Au(金)层等金属层。
[0030]源极电极3形成于半导体层1的上表面。源极电极3包含有多个接触部CP，各接触部CP与对应的接触层1d及源极层1e相接。源极电极3例如由铝(Al)等金属形成。
[0031]各栅极电极4和各场板电极5隔着绝缘膜11而形成于对应的栅极沟槽GT内。在图1中，各栅极电极4形成于绝缘膜11上及绝缘膜12下，各场板电极5形成于绝缘膜11内。各栅极电极4例如是多晶硅层或者金属层。各场板电极5例如是多晶硅层或者金属层。绝缘膜11例如是SiO2膜(硅氧化膜)。绝缘膜12例如是SiO2膜。在各栅极沟槽GT内，栅极电极4和场板电极5在Y方向上延伸，栅极电极4配置于场板电极5的上方。
[0032]绝缘膜13形成于半导体层1的上表面上，夹在半导体层1与源极电极3之间。源极电极3的各接触部CP形成于绝缘膜13内。绝缘膜13还形成于各栅极沟槽GT内的绝缘膜11、12上。绝缘膜11将栅极电极4和场板电极5电绝缘，绝缘膜12、13将栅极电极4和源极电极3电绝
缘。绝缘膜13例如是SiO2膜。绝缘膜13也可以是除了SiO2膜以外的膜(例如是SiON膜(硅氮氧化膜))。关于绝缘膜13的更详细内容在后面记述。
[0033]图2是表示第1实施方式的半导体装置的构造的俯视图。图1示出了沿图2中的A－A
’
线的剖面。
[0034]图2示出了形成于半导体层1上的源极电极3及栅极布线6。源极电极3具备：面状部21，其具有面状的形状；以及多个线状部22，它们具有从面状部21延伸的线状的形状。图1所示的源极电极3示出了源极电极3的面状部21。
[0035]栅极布线6具备：焊盘部23，其具有面状的形状；以及多个布线部24，它们具有从焊盘部23延伸的线状的形状。栅极布线本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，其中，具备：半导体层；第1绝缘膜，设置于所述半导体层上；栅极布线，设置于所述第1绝缘膜上；源极电极，设置于所述第1绝缘膜上；第2绝缘膜，设置于所述栅极布线及所述源极电极上，包含夹在所述栅极布线与所述源极电极之间的部分；以及漏极电极，设置于所述半导体层下，所述第1绝缘膜的上表面包含磷的浓度为第1值的第1区域和磷的浓度为比所述第1值高的第2值的第2区域，所述第1区域存在于所述半导体层与所述栅极布线或者所述源极电极之间，所述第2区域存在于所述半导体层与所述第2绝缘膜的所述部分之间。2.如权利要求1所述的半导体装置，其中，所述第1值小于1.0
×
10
18
cm
－3
。3.如权利要求1或2所述的半导体装置，其中，所述第2值为1.0
×
10
18
cm
－3
至1.0
×
10
22
cm
－3
。4.如权利要求1或2所述的半导体装置，其中，在所述栅极布线及所述源极电极的至少任一个的内部或者表面存在磷。5.如权利要求1或2所述的半导体装置，其中，所述第1区域中的硼的浓度为第3值，所述第2区域中的硼的浓度为比所述第3值高的第4值。6.如权利要求5所述的半导体...

【专利技术属性】
技术研发人员：富田幸太，白石达也，西胁达也，
申请(专利权)人：东芝电子元件及存储装置株式会社，
类型：发明
国别省市：