一种抗单粒子辐射加固VDMOS器件结构制造技术

本发明专利技术涉及一种抗单粒子辐射加固VDMOS器件结构；针对现有设计往往只关注于VDMOS器件的某一种抗单粒子能力的提升，并且一些加固技术会使得VDMOS器件的电学特性产生明显退化的问题；包括衬底和位于衬底上方的外延层；高K栅介质层位于外延层的上方中部，多晶硅栅位于高K栅介质层的上方；倒掺杂体区位于外延层内上表面的两侧，源区位于外延层内上表面且位于倒掺杂体区内，倒掺杂体区和源区分布在多晶硅栅两侧，两者横向结深之差形成沟道，接触区位于外延层内的上表面且位于倒掺杂体区内，并与源区邻接，源极金属接触位于接触区上方并覆盖部分源区，漏极金属接触位于衬底下表面；衬底、外延层、源区为N型掺杂；倒掺杂体区和接触区为P型掺杂。型掺杂。型掺杂。

【技术实现步骤摘要】
一种抗单粒子辐射加固VDMOS器件结构


[0001]本专利技术涉及一种垂直双扩散金属
‑
氧化物
‑
半导体场效应晶体管，具体涉及一种抗单粒子辐射加固VDMOS器件结构。

技术介绍

[0002]VDMOS(Vertical Double
‑
Diffused MOSFET，垂直双扩散金属
‑
氧化物
‑
半导体场效应晶体管)器件广泛应用于航天器电源系统中，起到功率转换和功率变换的作用，为航天器的正常工作提供必需的能源。然而，由于其固有的寄生晶体管和栅氧化层结构，VDMOS器件在空间辐射环境中容易发生单粒子烧毁(Single Event Burnout，SEB)和单粒子栅穿(Single Event Gate Rupture，SEGR)，这两种效应都是破坏性效应，会造成VDMOS器件的永久性失效。相关研究表明，VDMOS器件在抗总剂量和抗瞬时剂量率方面已经取得了突破性进展，因而VDMOS器件抗单粒子辐射能力的不足成为制约其宇航应用的关键因素。
[0003]为了保证航天器的在轨稳定运行，必须对VDMOS器件进行一定的抗单粒子辐射加固设计才能搭载到航天器上，在该过程中，需要同步提升VDMOS器件的抗单粒子烧毁和抗单粒子栅穿能力，并且兼顾VDMOS器件的电学特性。然而，现有的研究中，往往只关注于VDMOS器件的某一种抗单粒子能力(单粒子烧毁或单粒子栅穿)的提升，并且一些加固技术会使得VDMOS器件的电学特性产生明显的退化，这显然不满足宇航应用需求。

技术实现思路

[0004]本专利技术针对现有VDMOS器件抗单粒子辐射加固设计中往往只关注于VDMOS器件的某一种抗单粒子能力(单粒子烧毁或单粒子栅穿)的提升，并且一些加固技术会使得VDMOS器件的电学特性产生明显的退化这一技术问题，而提出一种抗单粒子辐射加固VDMOS器件结构，其是基于倒掺杂体区和高K栅介质层的抗单粒子辐射加固VDMOS器件结构，该结构可以在同步提升VDMOS器件的抗单粒子烧毁和抗单粒子栅穿能力的同时，保持VDMOS器件的漏
‑
源击穿电压、阈值电压、特征导通电阻等关键电学参数不会发生明显的退化。
[0005]本专利技术的技术方案如下：
[0006]一种抗单粒子辐射加固VDMOS器件结构，包括衬底和位于衬底上方的外延层，其特殊之处在于：
[0007]还包括倒掺杂体区、接触区、源区、高K栅介质层、多晶硅栅、源极金属接触和漏极金属接触；
[0008]所述高K栅介质层位于外延层的上方中部，多晶硅栅位于高K栅介质层的上方，用作栅电极；倒掺杂体区位于外延层内的上表面的两侧，源区位于外延层内的上表面且位于倒掺杂体区内，倒掺杂体区和源区分布在多晶硅栅两侧，两者在多晶硅栅下方的横向结深之差形成沟道，接触区位于外延层内的上表面且位于倒掺杂体区内，并与源区邻接，分布在器件两侧，源极金属接触位于接触区上方并覆盖部分源区，漏极金属接触位于衬底下表面；
[0009]所述衬底、外延层、源区均为N型掺杂；
[0010]所述倒掺杂体区和接触区均为P型掺杂。
[0011]进一步地，所述高K栅介质层采用高K材料制备。
[0012]进一步地，所述源区的纵向结深为0.1μm～1μm；
[0013]所述倒掺杂体区的纵向结深为2μm～7μm；
[0014]所述接触区的纵向结深为1μm～1.5μm。
[0015]进一步地，所述衬底的掺杂浓度、体区、接触区以及源区的掺杂浓度大于外延层的掺杂浓度；
[0016]所述倒掺杂体区的峰值掺杂浓度大于沟道区的掺杂浓度。
[0017]进一步地，所述源区的表面峰值掺杂浓度为1e20cm
‑3；
[0018]所述接触区的表面峰值掺杂浓度为1e19cm
‑3。
[0019]进一步地，所述衬底的电阻率为0.002Ω
·
cm～0.005Ω
·
cm。
[0020]进一步地，所述衬底的厚度为280μm
±
20μm。
[0021]进一步地，所述多晶硅栅为N型掺杂，掺杂浓度为1e20cm
‑3。
[0022]本专利技术的有益效果：
[0023]1、本专利技术中，倒掺杂体区是采用倒掺杂分布，沟道区的掺杂浓度较低，而倒掺杂体区内部掺杂浓度较高(倒掺杂体区的峰值掺杂浓度大于沟道区的掺杂浓度)，可同时满足高驱动电流和抑制寄生晶体管导通的要求；此外，采用高K材料替代二氧化硅材料作为栅介质层，在相同栅电容条件下高K栅介质层能够做得更厚，从而提升了VDMOS器件的抗单粒子栅穿能力。
[0024]2、本专利技术所提出的基于倒掺杂体区和高K栅介质层的抗单粒子辐射加固VDMOS器件结构能够在同步提升VDMOS器件的抗单粒子烧毁和抗单粒子栅穿能力的情况下，保持VDMOS器件的漏
‑
源击穿电压、阈值电压、特征导通电阻等关键电学参数不会发生明显的退化，从而更好地满足宇航电子系统对于VDMOS器件的电学性能和抗辐射性能的指标需求。
附图说明
[0025]图1为常规VDMOS器件结构图；
[0026]图1标记说明：01、N型重掺杂衬底；02、N型轻掺杂外延层；03、P型高斯掺杂体区；04、P型重掺杂接触区；05、N型重掺杂源区；06、二氧化硅栅介质层；07、多晶硅栅；08、源极金属接触；09、漏极金属接触；
[0027]图2为本专利技术实施例加固后的VDMOS器件结构图；
[0028]图2标记说明：1、衬底；2、外延层；3、倒掺杂体区；4、接触区；5、源区；6、高K栅介质层；7、多晶硅栅；8、源极金属接触；9、漏极金属接触；
[0029]图3为本专利技术实施例的倒掺杂体区纵向掺杂浓度分布曲线；其中，横坐标为纵向深度，纵坐标为掺杂浓度；
[0030]图4(a)为高能粒子撞击下，常规VDMOS器件和本专利技术实施例的瞬态电流曲线图；其中，漏
‑
源电压为100V，conventional device表示常规VDMOS器件，hardened device表示本专利技术实施例；横坐标为瞬态时间，纵坐标为漏极电流；
[0031]图4(b)为高能粒子撞击下，常规VDMOS器件和本专利技术实施例的晶格温度响应曲线图；其中，漏
‑
源电压为100V，conventional device表示常规VDMOS器件，hardened device
表示本专利技术实施例，横坐标为瞬态时间，纵坐标为峰值晶格温度；
[0032]图5为高能粒子撞击下常规VDMOS器件与本专利技术实施例的栅介质层瞬态电场响应曲线图；其中，漏
‑
源电压为100V，横坐标为瞬态时间，纵坐标为栅介质层内的电场强度；
[0033]图6(a)为常规VDMOS器件与本专利技术实施例的击穿特性曲线图；其中，横坐标为漏极电压，纵坐标为漏极电流，器件工作在关断状态本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种抗单粒子辐射加固VDMOS器件结构，包括衬底(1)和位于衬底(1)上方的外延层(2)，其特征在于：还包括倒掺杂体区(3)、接触区(4)、源区(5)、高K栅介质层(6)、多晶硅栅(7)、源极金属接触(8)和漏极金属接触(9)；所述高K栅介质层(6)位于外延层(2)的上方中部，多晶硅栅(7)位于高K栅介质层(6)的上方，用作栅电极；倒掺杂体区(3)位于外延层(2)内的上表面的两侧，源区(5)位于外延层(2)内的上表面且位于倒掺杂体区(3)内，倒掺杂体区(3)和源区(5)分布在多晶硅栅(7)两侧，两者在多晶硅栅(7)下方的横向结深之差形成沟道，接触区(4)位于外延层(2)内的上表面且位于倒掺杂体区(3)内，并与源区(5)邻接，分布在器件两侧，源极金属接触(8)位于接触区(4)上方并覆盖部分源区(5)，漏极金属接触(9)位于衬底(1)下表面；所述衬底(1)、外延层(2)、源区(5)均为N型掺杂；所述倒掺杂体区(3)和接触区(4)均为P型掺杂。2.根据权利要求1所述的一种抗单粒子辐射加固VDMOS器件结构，其特征在于：所述高K栅介质层(6)采用高K材料制备。3.根据权利要求2所述的一种抗单粒子辐射加固VDMOS器件结构，其特征在于：所述源区(5)的纵向结深为0.1μm～1...

【专利技术属性】
技术研发人员：廖新芳，王晨，刘毅，徐长卿，杨银堂，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：