半导体装置制造方法及图纸

实施方式提供能够抑制元件破坏的半导体装置。根据实施方式，半导体装置具备：第一电极；第二电极；及碳化硅层，在第一方向上设于第一电极与第二电极之间，碳化硅层具有：n型的第一层，与第一电极电连接；n型的第二层，设于第一层上，杂质浓度低于第一层的杂质浓度；超结构造部，设于第二层上；p型的第三层，设于超结构造部上；及n型的第四层，设于第三层上，与第二电极电连接，超结构造部具有：多个n型柱，杂质浓度高于第二层的杂质浓度；多个p型柱，杂质浓度高于第二层的杂质浓度；以及边界区域，在与第一方向正交的第二方向上位于n型柱与p型柱之间，从第二层连续地沿第一方向延伸，杂质浓度低于n型柱以及p型柱的杂质浓度。浓度低于n型柱以及p型柱的杂质浓度。浓度低于n型柱以及p型柱的杂质浓度。

【技术实现步骤摘要】
半导体装置
[0001]相关申请
[0002]本申请享受以日本专利申请2022－33237号(申请日：2022年3月4日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。


[0003]实施方式主要涉及半导体装置。

技术介绍

[0004]作为功率器件，已知有具有被称作超结结构的p型柱与n型柱的周期性排列结构的纵型器件。超结结构通过使p型柱与n型柱所含的杂质量为相同程度，使漂移区域耗尽而保持高耐压，并且通过经由n型柱而流过电流，从而能够实现低导通电阻。另外，使用了碳化硅(SiC)的功率器件的开发也在进行中。对于SiC器件，要求进展与硅器件不同的视点下的开发。

技术实现思路

[0005]实施方式提供能够抑制元件破坏的半导体装置。
[0006]根据实施方式，半导体装置具备：第一电极；第二电极；以及碳化硅层，在第一方向上设于所述第一电极与所述第二电极之间，所述碳化硅层具有：n型的第一层，与所述第一电极电连接；n型的第二层，设于所述第一层上，杂质浓度低于所述第一层的杂质浓度；超结构造部，设于所述第二层上；p型的第三层，设于所述超结构造部上；以及n型的第四层，设于所述第三层上，与所述第二电极电连接，所述超结构造部具有：多个n型柱，杂质浓度高于所述第二层的杂质浓度；多个p型柱，杂质浓度高于所述第二层的杂质浓度；以及边界区域，在与所述第一方向正交的第二方向上位于所述n型柱与所述p型柱之间，从所述第二层连续地沿所述第一方向延伸，杂质浓度低于所述n型柱以及所述p型柱的杂质浓度。
附图说明
[0007]图1是第一实施方式的半导体装置的示意剖面图。
[0008]图2是表示实施方式的超结构造部的杂质浓度分布的示意图。
[0009]图3是第二实施方式的半导体装置的示意剖面图。
[0010]图4是第三实施方式的半导体装置的示意剖面图。
[0011]图5是第四实施方式的半导体装置的示意剖面图。
[0012]图6是第五实施方式的半导体装置的示意剖面图。
[0013]图7是第六实施方式的半导体装置的示意剖面图。
具体实施方式
[0014]以下，参照附图，对实施方式进行说明。另外，在各附图中，对相同的构成标注相同
的附图标记。
[0015][第一实施方式][0016]如图1所示，第一实施方式的半导体装置1具备第一电极51、第二电极52以及碳化硅(SiC)层10。例如第一电极51作为漏极电极发挥功能，第二电极52作为源极电极发挥功能。
[0017]将从第一电极51朝向第二电极52的方向设为第一方向d1。碳化硅层10在第一方向d1上设于第一电极51与第二电极52之间。在第一方向d1上将箭头的方向相对设为上，将与箭头相反的一侧的方向相对设为下。
[0018]碳化硅层10具有n型的第一层11、n型的第二层12、超结构造部30、p型的第三层13以及n型的第四层14。
[0019]第一层11是SiC基板。第一层11的n型杂质浓度例如为1
×
10
20
/cm3。在第一层11的下表面设置第一电极51，第一层11与第一电极51电连接。
[0020]在第一层11上设有第二层12。第二层12在第一层(SiC基板)11上外延生长。或者，也可以在第一层11上隔着n型的第五层15设置第二层12。第五层15作为外延生长的缓冲层发挥功能。
[0021]第二层12的n型杂质浓度比第一层11的n型杂质浓度低。第二层12的n型杂质浓度例如为1
×
10
17
/cm3。第五层15的n型杂质浓度比第一层11的n型杂质浓度低，比第二层12的n型杂质浓度高。第五层15的n型杂质浓度例如是1
×
10
18
/cm3。
[0022]在第二层12上设有超结构造部30。超结构造部30具有多个n型柱31n与多个p型柱31p。n型柱31n与p型柱31p在与第一方向d1正交的第二方向d2上交替地排列。n型柱31n的下端以及p型柱31p的下端与第二层12相接。在第一方向d1上，第二层12与n型柱31n相接、第二层12与p型柱31p相接的n型柱31n以及p型柱31p的平面形状例如形成为沿与第一方向d1以及第二方向d2正交的方向(贯穿纸面的方向)延伸的带状。
[0023]n型柱31n的n型杂质浓度比第二层12的n型杂质浓度高。n型柱31n的n型杂质浓度例如是5
×
10
17
/cm3。p型柱31p的p型杂质浓度比第二层12的n型杂质浓度高。p型柱31p的p型杂质浓度例如是5
×
10
17
/cm3。
[0024]n型柱31n的n型杂质浓度与p型柱31p的p型杂质浓度为相同程度。另外，n型柱31n的第二方向d2的宽度与p型柱31p的第二方向d2的宽度大致相同。因而，n型柱31n的n型杂质量与p型柱31p的p型杂质量为相同程度。
[0025]超结构造部30还具有多个边界区域32。边界区域32位于在第二方向d2上相邻的n型柱31n与p型柱31p之间，从第二层12连续地沿第一方向d1延伸。边界区域32的平面形状与n型柱31n以及p型柱31p相同，例如形成为沿与第一方向d1以及第二方向d2正交的方向(贯穿纸面的方向)延伸的带状。
[0026]边界区域32例如是具有与第二层12相同程度的浓度的n型区域。边界区域32的n型杂质浓度比n型柱31n的n型杂质浓度以及p型柱31p的p型杂质浓度低。边界区域32的n型杂质浓度例如为1
×
10
17
/cm3。
[0027]如图2所示，在n型柱31n与p型柱31p之间存在低于n型柱31n的n型杂质浓度以及p型柱31p的p型杂质浓度且杂质浓度在宽度方向(第二方向d2)上大致一定的边界区域32。
[0028]在超结构造部30上设有多个第三层13。第三层13例如作为p型基底层发挥功能。p
型柱31p的上端以及边界区域32的上端与第三层13相接。
[0029]在n型柱31n上设有n型的第七层17。第七层17与n型柱31n相接，第七层17位于在第二方向d2上相邻的第三层13之间。
[0030]在第三层13上设有第四层14。第四层14例如作为n型源极层发挥功能。第四层14的n型杂质浓度比n型柱31n的n型杂质浓度高。第四层14与第二电极52相接，与第二电极52电连接。
[0031]在第三层13上设有p型的第六层16。第六层16的p型杂质浓度比第三层13的p型杂质浓度以及p型柱31p的p型杂质浓度高。第六层16与第二电极52相接。第二电极52的电位经由第六层16被赋予到第三层13以及p型柱31p。
[0032]半导体装置1还具备设于碳化硅层10上的栅极电极53。在栅极电极53与碳化硅层10之间以及栅极电极53与第二电极52之间设有绝缘膜41。作为栅极本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，具备：第一电极；第二电极；以及碳化硅层，在第一方向上设于所述第一电极与所述第二电极之间，所述碳化硅层具有：n型的第一层，与所述第一电极电连接；n型的第二层，设于所述第一层上，杂质浓度低于所述第一层的杂质浓度；超结构造部，设于所述第二层上；p型的第三层，设于所述超结构造部上；以及n型的第四层，设于所述第三层上，与所述第二电极电连接，所述超结构造部具有：多个n型柱，杂质浓度高于所述第二层的杂质浓度；多个p型柱，杂质浓度高于所述第二层的杂质浓度；以及边界区域，在与所述第一方向正交的第二方向上位于所述n型柱与所述p型柱之间，从所述第二层连续地沿所述第一方向延伸，杂质浓度低于所述n型柱以及所述p型柱的杂质浓度。2.根据权利要求1所述的半导体装置，所述边界区域为n型。3.根据权利要求1所述的半导体装置，所述边界区域的上端与所述第三层相接。4.根据权利要求1所述的半导体装置，所述n型柱的所述第二方向上的两侧面中的至少一个侧面不具有与所述p型柱相接的部分。5.根据权利要求1所述的半导体装置，所述p型柱的所述第二方向上的两侧面中的至少一个侧面不具有与所述n型柱相接的部分。6.根据权利要求1所述的半导体装置，所述碳化硅层还具有n型...

【专利技术属性】
技术研发人员：水上诚，
申请(专利权)人：东芝电子元件及存储装置株式会社，
类型：发明
国别省市：