半导体装置制造方法及图纸

实施方式提供提高了沟槽栅极构造的可靠性的半导体装置。实施方式的半导体装置具有半导体部、第一～第三电极、控制电极以及第一～第三绝缘膜。第一电极设置在半导体部的背面上，第二电极设置在表面上。半导体部具有在表面具有开口的沟槽，第三电极设置在沟槽的内部。控制电极在沟槽的内部设置在开口侧，具有沿与背面平行的方向排列的第一及第二控制部。第一绝缘膜设置在半导体部与第三电极之间，第二绝缘膜设置在半导体部与控制电极之间。第三电极具有在第一及第二控制部之间延伸的端部，第一绝缘膜具有在第三电极的端部与控制电极之间延伸的延伸部。第三绝缘膜在延伸部与第三电极的端部之间延展。电极的端部之间延展。电极的端部之间延展。

【技术实现步骤摘要】
半导体装置
[0001]本申请享受以日本专利申请2022
‑
38212号(申请日：2022年3月11日)为基础申请的优先权。本申请通过参照该基础申请来包含基础申请的全部内容。


[0002]实施方式涉及一种半导体装置。

技术介绍

[0003]半导体装置要求提高可靠性。例如，对于沟槽栅极型MOSFET，存在具有以下构造的沟槽栅极型MOSFET：在栅极沟槽的内部配置有场板。对于这种半导体装置，期望使从场板将栅极电极电绝缘的绝缘膜的绝缘耐压提高。

技术实现思路

[0004]实施方式提供提高了沟槽栅极构造的可靠性的半导体装置。
[0005]实施方式所涉及的半导体装置具有半导体部、第一至第三电极、控制电极以及第一至第三绝缘膜。所述第一电极设置在所述半导体部的背面上，所述第二电极设置在所述半导体部的与所述背面相反侧的表面之上。所述第三电极设置在所述第一电极与所述第二电极之间。所述半导体部具有在所述表面具有开口的沟槽，所述第三电极在所述沟槽的内部沿从所述第一电极朝向所述第二电极的第一方向延展。所述控制电极在所述沟槽的内部设置在所述沟槽的所述开口侧，具有沿与所述半导体部的所述背面平行的第二方向排列的第一控制部和第二控制部。所述第三电极具有在所述控制电极的所述第一控制部与所述第二控制部之间延伸的端部。所述第一绝缘膜设置在所述半导体部与所述第三电极之间，将所述第三电极从所述半导体部电绝缘。所述第二绝缘膜设置在所述半导体部与所述控制电极之间，将所述控制电极从所述半导体部电绝缘。所述第三绝缘膜覆盖所述第三电极的所述端部，将所述第三电极从所述控制电极电绝缘。所述控制电极位于所述第一绝缘膜与所述第二电极之间，所述第一绝缘膜具有在所述第三电极的端部与所述控制电极之间延伸的延伸部。所述第三绝缘膜在所述第一绝缘膜的所述延伸部与所述第三电极的所述端部之间延展。
附图说明
[0006]图1是表示实施方式所涉及的半导体装置的示意剖面图。
[0007]图2的(a)～图5的(c)是表示实施方式所涉及的半导体装置的制造过程的示意剖面图。
[0008]图6是表示实施方式所涉及的半导体装置的其他示意剖面图。
[0009]图7是表示实施方式的变形例所涉及的半导体装置的示意剖面图。
具体实施方式
[0010]下面，一边参照附图一边说明实施方式。对附图中的相同部分标注相同标号并适当省略其详细说明，对不同的部分进行说明。此外，附图是示意性或概念性的图，各部分的厚度与宽度的关系、部分之间的大小的比例等未必与现实相同。另外，有时即使在表示相同的部分的情况下，但是根据附图不同，将尺寸或比例表现得互不相同。
[0011]并且，使用各图中所示的X轴、Y轴以及Z轴来说明各部分的配置和结构。X轴、Y轴、Z轴相互正交，分别表示X方向、Y方向、Z方向。另外，有时将Z方向作为上方、将其相反方向作为下方来进行说明。
[0012]图1是表示实施方式所涉及的半导体装置1的示意剖面图。半导体装置1例如是功率MOSFET。半导体装置1例如具有半导体部10、漏极电极20、源极电极30、场板电极(以下，FP电极40)以及栅极电极50。
[0013]半导体部10例如是硅。半导体部10具有背面10B以及与背面10B相反侧的表面10F。漏极电极20(第一电极)设置在半导体部10的背面10B上。源极电极30(第二电极)设置在半导体部10的表面10F上。FP电极40在漏极电极20与源极电极30之间设置在半导体部10的内部。
[0014]半导体部10例如包含n型漂移层11、p型基极层13、n型源极层15、p型接触层17以及n型缓冲层19。下面，将第一导电型设为n型、将第二导电型设为p型来进行说明。
[0015]n型漂移层11(第一层)在漏极电极20与源极电极30之间延展。p型基极层13(第二层)设置在n型漂移层11与源极电极30之间。p型源极层15(第三层)设置在p型基极层13与源极电极30之间。
[0016]半导体部10具有栅极沟槽GT。栅极沟槽GT在半导体部10的表面10F具有开口(参照图2的(a))。栅极沟槽GT具有从半导体部10的表面10F到达n型漂移层11中的深度。FP电极40和栅极电极50设置在栅极沟槽GT的内部。
[0017]FP电极40(第三电极)在栅极沟槽GT的内部沿从漏极电极20朝向源极电极30的第一方向、例如Z方向延展。FP电极40通过场板绝缘膜43(第一绝缘膜)与半导体部10电绝缘。场板绝缘膜43(以下，FP绝缘膜43)设置在半导体部10与FP电极40之间。FP电极40设置成隔着FP绝缘膜43与n型漂移层11相面对。
[0018]栅极电极50(控制电极)设置在栅极沟槽GT的开口侧。栅极电极50通过栅极绝缘膜53(第二绝缘膜)从半导体部10电绝缘。栅极绝缘膜53设置在半导体部10与栅极电极50之间。栅极电极50隔着栅极绝缘膜53与p型基极层13相面对。另外，n型源极层15在p型基极层13与源极电极30之间设置成与栅极绝缘膜53接触。
[0019]并且，栅极电极50包含第一控制部50a和第二控制部50b。第一控制部50a和第二控制部50b沿与半导体部10的背面10B平行的第二方向、例如X方向排列。第一控制部50a和第二控制部50b例如在未图示的部分连接，偏置为相同的电位。
[0020]如图1所示，FP电极40具有在栅极电极50的第一控制部50a与第二控制部50b之间延展的端部40e。FP电极40的端部40e通过电极间绝缘膜45(第三绝缘膜)从栅极电极50电绝缘。电极间绝缘膜45覆盖FP电极40的端部40e。
[0021]栅极电极50位于FP绝缘膜43与源极电极30之间。FP绝缘膜43包含延伸部43e，延伸部43e在FP电极40的端部40e与栅极电极50之间延伸。电极间绝缘膜45设置成在FP电极40的
端部40e与FP绝缘膜43的延伸部43e之间延展。
[0022]即，在FP电极40的端部40e与栅极电极50的第一控制部50a之间以及FP电极40的端部40e与栅极电极50的第二控制部50b之间，夹着FP绝缘膜43的延伸部43e和电极间绝缘膜45。FP电极40通过沿从端部40e朝向栅极电极50的方向排列的2层的绝缘膜从栅极电极50电绝缘。由此，能够使FP电极40与栅极电极50之间的绝缘耐压变高。
[0023]在FP电极40和栅极电极50的上方设置层间绝缘膜55(第四绝缘膜)。层间绝缘膜55设置在半导体部10与源极电极30之间、FP电极40与源极电极30之间以及栅极电极50与源极电极30之间。层间绝缘膜55将栅极电极50从源极电极30电绝缘。
[0024]源极电极30具有贯穿层间绝缘膜55而与半导体部10连接的接触部30c。接触部30c在设置于层间绝缘膜55的接触孔中延伸。
[0025]源极电极30的接触部30c与n型源极层15及p型接触层17接触且电连接。p型接触层17设置在p型基极层13与接触部30c之间本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，具有：半导体部；所述半导体部的背面上的第一电极；第二电极，其设置在所述半导体部的与所述背面相反侧的表面之上；以及第三电极，其设置在所述第一电极与所述第二电极之间；所述半导体部具有沟槽，所述沟槽在所述表面具有开口，所述第三电极在所述沟槽的内部沿从所述第一电极朝向所述第二电极的第一方向延展；所述半导体装置还具有：控制电极，其在所述沟槽的内部设置在所述开口侧，具有沿与所述半导体部的所述背面平行的第二方向排列的第一控制部和第二控制部，所述第三电极的端部在所述第一控制部与所述第二控制部之间延伸；第一绝缘膜，其设置在所述半导体部与所述第三电极之间，将所述第三电极从所述半导体部电绝缘；第二绝缘膜，其设置在所述半导体部与所述控制电极之间，将所述控制电极从所述半导体部电绝缘；以及第三绝缘膜，其覆盖所述第三电极的所述端部，将所述第三电极从所述控制电极电绝缘，所述控制电极位于所述第一绝缘膜与所述第二电极之间，所述第一绝缘膜具有在所述第三电极的端部与所述控制电极之间延伸的延伸部，所述第三绝缘膜在所述第一绝缘膜的所述延伸部与所述第三电极的所述端部之间延展。2.根据权利要求1所述的半导体装置，其中，所述控制电极的所述第二电极侧的第一端与所述第三绝缘膜接触，所述控制电极的所述第一绝缘膜侧的第二端与所述第一绝缘膜接触。3.根据权利要求2所述的半导体装置，其中，所述第一绝缘膜的所述延伸部在所述第一方向上的前端处具有所述第二方向上的第一膜厚，所述第一绝缘膜的所述延伸部在所述控制电...

【专利技术属性】
技术研发人员：一关健太郎，河村圭子，
申请(专利权)人：东芝电子元件及存储装置株式会社，
类型：发明
国别省市：