LDMOS器件及形成方法技术

本发明专利技术提供一种LDMOS器件及形成方法，LDMOS器件通过将漏区设置在第一浅沟槽隔离结构远离栅极的一侧的漂移区中且与第一浅沟槽隔离结构具有预定距离；电流通路不再集中在第一浅沟槽隔离结构右下角，碰撞电离强度减弱，能够有效抑制Id

【技术实现步骤摘要】
LDMOS器件及形成方法


[0001]本专利技术涉及半导体
，特别涉及一种LDMOS器件及形成方法。

技术介绍

[0002]在垂直双扩散金属氧化物半导体场效应晶体管(vertical double
‑
diffused metal oxide semiconductor field effect transistor，VDMOS)与横向双扩散型场效应晶体管(Lateral Double
‑
Diffused MOS，LDMOS)集成工艺平台中，需要在重掺杂衬底和外延层上同时制备VDMOS和LDMOS两种器件。但是在此集成工艺平台中，受限于VDMOS性能要求，衬底与外延层杂质掺杂浓度都很高、外延层厚度不能太厚以及衬底在某些工作状态下会加高压，因此，LDMOS的纵向隔离难以保证。为了保证纵向足够耐压，漂移区的掺杂浓度要比较低，但会导致LDMOS电流特性不佳，漏极电流(Id)和漏电压(Vd)曲线上翘，开态击穿电压(on breakdown voltage，on BV)较差。

技术实现思路

[0003]本专利技术的目的在于提供一种LDMOS器件及形成方法，以解决漏极电流和漏电压曲线上翘，开态击穿电压较差的问题。
[0004]为解决上述技术问题，本专利技术提供一种LDMOS器件，包括：
[0005]衬底，所述衬底上形成有漂移区和与所述漂移区相邻的沟道区，所述漂移区内形成有第一浅沟槽隔离结构；
[0006]栅极，所述栅极从部分所述沟道区上延伸至部分所述漂移区上并覆盖部分所述第一浅沟槽隔离结构；
[0007]漏区，位于所述第一浅沟槽隔离结构远离所述栅极的一侧的所述漂移区中且与所述第一浅沟槽隔离结构具有预定距离；
[0008]补偿区，位于所述漂移区底部且与所述漏区相对应，以使所述漏区下的耗尽区向上扩展。
[0009]可选的，所述补偿区位于所述漂移区的电流主通路下方。
[0010]可选的，所述漏区与所述第一浅沟槽隔离结构远离所述栅极的一侧的预定距离为0.3微米至1微米。
[0011]可选的，所述漏区与所述漂移区的导电类型相同，所述补偿区的导电类型与所述漏区、所述漂移区的导电类型相反。
[0012]基于同一专利技术构思，本专利技术还提供一种LDMOS器件的形成方法，包括：
[0013]提供一衬底，所述衬底上形成有漂移区和与所述漂移区相邻的沟道区，所述漂移区内形成有第一浅沟槽隔离结构；
[0014]形成栅极，所述栅极从部分所述沟道区上延伸至部分所述漂移区上并覆盖部分所述第一浅沟槽隔离结构；
[0015]形成补偿区，所述补偿区位于所述漂移区底部且与漏区相对应，以使所述漏区下
的耗尽区向上扩展；
[0016]形成漏区，所述漏区位于所述第一浅沟槽隔离结构远离所述栅极的一侧的所述漂移区中且与所述第一浅沟槽隔离结构具有预定距离，以及所述补偿区和所述漏区的形成工艺中使用同一块掩模版。
[0017]可选的，采用离子注入工艺形成补偿区，所述补偿区位于所述漂移区的电流主通路下方。
[0018]可选的，采用离子注入工艺形成漏区，所述漏区与所述第一浅沟槽隔离结构远离所述栅极的一侧的预定距离为0.3微米至1微米。
[0019]可选的，所述漏区与所述漂移区的导电类型相同，所述补偿区的导电类型与所述漏区、所述漂移区的导电类型相反。
[0020]可选的，在所述沟道区执行离子注入工艺以形成源区和源极接触区。
[0021]可选的，所述源区和所述源极接触区通过所述沟道区内的第二浅沟槽隔离结构隔离。
[0022]在本专利技术提供的一种LDMOS器件及形成方法中，LDMOS器件通过将漏区设置在第一浅沟槽隔离结构远离栅极的一侧的漂移区中且与第一浅沟槽隔离结构具有预定距离；电流通路不再集中在第一浅沟槽隔离结构右下角，碰撞电离强度减弱，能够有效抑制Id
‑
Vd电流曲线的上翘，提高开态击穿电压。以及在所述漂移区底部设置补偿区，且与漏区相对应，以使漏区下的耗尽区向上扩展。漏区下方的漂移区内设置补偿区增强了纵向耗尽的能力，提高了纵向关态击穿电压。LDMOS器件的形成方法中，补偿区和漏区的形成工艺中使用同一块掩模版，因此在不损失器件性能并且不增加光刻层以及光刻成本的情况下，本专利技术同时完成了开态击穿电压和纵向关态击穿电压的优化。
附图说明
[0023]本领域的普通技术人员将会理解，提供的附图用于更好地理解本专利技术，而不对本专利技术的范围构成任何限定。其中：
[0024]图1是本专利技术实施例的LDMOS器件的结构示意图。
[0025]图2是本专利技术实施例的实验一中的对照组中的LDMOS器件的电流通路示意图。
[0026]图3是本专利技术实施例的实验一中的实验组中的LDMOS器件的电流通路示意图。
[0027]图4是本专利技术实施例的实验一中的LDMOS器件导通状态的Id
‑
Vd曲线图。
[0028]图5是本专利技术实施例的实验二中的对照组中的LDMOS器件的耗尽区示意图。
[0029]图6是本专利技术实施例的实验二中的实验组中的LDMOS器件的耗尽区示意图。
[0030]图7是本专利技术实施例的实验二中的对照组中的LDMOS器件的电流通路示意图。
[0031]图8是本专利技术实施例的实验二中的实验组中的LDMOS器件的电流通路示意图。
[0032]图9是本专利技术实施例的实验二中的LDMOS器件关断状态的Id
‑
Vd曲线图。
[0033]图10是本专利技术实施例的实验三中的LDMOS器件导通状态的Id
‑
Vd曲线图。
[0034]图11是本专利技术实施例的实验三中的LDMOS器件关断状态的Id
‑
Vd曲线图。
[0035]图12是本专利技术实施例的LDMOS器件的形成方法流程图。
[0036]图13至图16是本专利技术实施例的LDMOS器件的形成方法对应步骤的结构示意图。
[0037]附图中：
[0038]10
‑
衬底；11
‑
阱区；12
‑
漂移区；12a
‑
第一浅沟槽隔离结构；12b
‑
漏区；12c
‑
补偿区；12d
‑
耗尽区；12e
‑
电流主通路；13
‑
沟道区；13a
‑
第二浅沟槽隔离结构；13b
‑
源区；13c
‑
源极接触区；14
‑
栅氧化层；15
‑
栅极；16
‑
侧墙。
具体实施方式
[0039]为使本专利技术的目的、优点和特征更加清楚，以下结合附图和具体实施例对本专利技术作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本专利技术实施例的目的。此本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种LDMOS器件，其特征在于，包括：衬底，所述衬底上形成有漂移区和与所述漂移区相邻的沟道区，所述漂移区内形成有第一浅沟槽隔离结构；栅极，所述栅极从部分所述沟道区上延伸至部分所述漂移区上并覆盖部分所述第一浅沟槽隔离结构；漏区，位于所述第一浅沟槽隔离结构远离所述栅极的一侧的所述漂移区中且与所述第一浅沟槽隔离结构具有预定距离；补偿区，位于所述漂移区底部且与所述漏区相对应，以使所述漏区下的耗尽区向上扩展。2.根据权利要求1所述的LDMOS器件，其特征在于，所述补偿区位于所述漂移区的电流主通路下方。3.根据权利要求1所述的LDMOS器件，其特征在于，所述漏区与所述第一浅沟槽隔离结构远离所述栅极的一侧的预定距离为0.3微米至1微米。4.根据权利要求1所述的LDMOS器件，其特征在于，所述漏区与所述漂移区的导电类型相同，所述补偿区的导电类型与所述漏区的导电类型、所述漂移区的导电类型相反。5.一种LDMOS器件的形成方法，其特征在于，包括：提供一衬底，所述衬底上形成有漂移区和与所述漂移区相邻的沟道区，所述漂移区内形成有第一浅沟槽隔离结构；形成栅极，所述栅极从部分所述沟道区上延伸至部分所述漂移区上并覆盖部...

【专利技术属性】
技术研发人员：陈云骢，钱文生，刘冬华，蔡晓晴，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：