半导体装置及其制造方法制造方法及图纸

实施方式提供能够提高开关速度的半导体装置及其制造方法。实施方式的半导体装置具有：第一电极；第一导电型的第一半导体层，设置在第一电极上；第二导电型的第二导电型柱，设置在第一半导体层上；第一导电型柱，设置在第一半导体层上，具有：低浓度层，为第一导电型且杂质浓度的平均值比第二导电型柱的杂质浓度的平均值低；和高浓度层，为第一导电型且杂质浓度的平均值比第二导电型柱的杂质浓度的平均值高；第二导电型的第二半导体层，设置在第一导电型柱上；第一导电型的第三半导体层，设置在第二半导体层上；第二电极，与第二导电型柱及第三半导体层连接；第三电极；以及绝缘膜，配置在第二半导体层与第三电极之间。配置在第二半导体层与第三电极之间。配置在第二半导体层与第三电极之间。

【技术实现步骤摘要】
半导体装置及其制造方法
[0001][相关申请][0002]本申请享受以日本专利申请2022－39837号(申请日：2022年3月15日)为基础申请的优先权。本申请通过参照此基础申请包括基础申请的全部内容。


[0003]实施方式涉及半导体装置及其制造方法。

技术介绍

[0004]正在开发使用碳化硅来代替硅的功率用半导体装置。使用了碳化硅的半导体装置与使用了硅的半导体装置相比能够耐受强的电场，因此能够改善耐压与导通电阻的平衡。在这样的半导体装置中，也要求提高开关速度。

技术实现思路

[0005]实施方式提供能够提高开关速度的半导体装置及其制造方法。
[0006]实施方式的半导体装置具有：第一电极；第一导电型的第一半导体层，设置在所述第一电极上；第二导电型的第二导电型柱，设置在所述第一半导体层上；第一导电型柱，设置在所述第一半导体层上，具有低浓度层和低浓度层，该低浓度层为第一导电型、且该低浓度层的杂质浓度的平均值低于所述第二导电型柱的杂质浓度的平均值，该高浓度层为第一导电型、且该高浓度层的杂质浓度的平均值高于所述第二导电型柱的杂质浓度的平均值；第二导电型的第二半导体层，设置在所述第一导电型柱上；第一导电型的第三半导体层，设置在所述第二半导体层上；第二电极，与所述第二导电型柱及所述第三半导体层连接；第三电极；以及绝缘膜，配置在所述第二半导体层与所述第三电极之间。
[0007]实施方式的半导体装置的制造方法，具备：向第一导电型的第一半导体层的上层部分中的第一部分导入第二导电型杂质，并且向所述上层部分中的比所述第一部分浅的第二部分导入第一导电型杂质的工序；在所述第一半导体层上形成第一导电型的外延层的工序；向所述外延层中的与所述第一部分相接的第三部分导入第二导电型杂质，并且在所述外延层中的比所述第三部分浅的第四部分导入第一导电型杂质的工序；在所述外延层上形成第二导电型的第二半导体层的工序；在所述第二半导体层上形成第一导电型的第三半导体层的工序；形成与所述第二半导体层相接的绝缘膜的工序；形成隔着所述绝缘膜而与所述第二半导体层对置的第三电极的工序；以及形成与所述第一半导体层连接的第一电极，并且形成与所述第三部分及所述第三半导体层连接的第二电极的工序。
[0008]实施方式的半导体装置的制造方法，具备：向第一导电型的第一半导体层的上层部分导入第一导电型杂质的工序；在所述第一半导体层上形成第一导电型的第一外延层的工序；向所述第一外延层的上层部分导入第一导电型杂质的工序；形成贯通所述第一外延层并到达所述第一半导体层的内部的孔的工序；在所述孔内形成第二导电型的第二外延层的工序，在所述第一外延层上形成第二导电型的第二半导体层的工序；在所述第二半导体
层上形成第一导电型的第三半导体层的工序；形成与所述第二半导体层相接的绝缘膜的工序；形成隔着所述绝缘膜而与所述第二半导体层对置的第三电极的工序；以及形成与所述第一半导体层连接的第一电极，并且形成与所述第二外延层及所述第三半导体层连接的第二电极的工序。
附图说明
[0009]图1是表示第一实施方式的半导体装置的剖视图。
[0010]图2的(a)是横轴取氮浓度，纵轴取沿着图1所示的线A的位置而表示n型柱的氮浓度分布的曲线图，图2的(b)是横轴取铝浓度，纵轴取沿着图1所示的线B的位置而表示p型柱的铝浓度分布的曲线图。
[0011]图3的(a)～图4的(c)是表示第一实施方式的半导体装置的制造方法的工序剖视图。
[0012]图5是表示第一实施方式的第一变形例的半导体装置的剖视图。
[0013]图6是表示第一实施方式的第二变形例的半导体装置的剖视图。
[0014]图7是表示第一实施方式的第三变形例的半导体装置的剖视图。
[0015]图8是表示第一实施方式的第四变形例的半导体装置的剖视图。
[0016]图9是表示第二实施方式的半导体装置的剖视图。
[0017]图10的(a)是横轴取氮浓度，纵轴取沿着图9所示的线C的位置而表示n型柱的氮浓度分布的曲线图，图10的(b)是横轴取铝浓度，纵轴取沿着图9所示的线D的位置而表示p型柱的铝浓度分布的曲线图。
[0018]图11的(a)～图12的(c)是表示第二实施方式的半导体装置的制造方法的工序剖视图。
具体实施方式
[0019]<第一实施方式>
[0020]以下，对第一实施方式进行说明。
[0021]图1是表示本实施方式的半导体装置的剖视图。
[0022]图2的(a)是横轴取氮浓度，纵轴取沿着图1所示的线A的位置而表示n型柱的氮浓度分布的曲线图，图2的(b)是横轴取铝浓度，纵轴取沿着图1所示的线B的位置而表示p型柱的铝浓度分布的曲线图。
[0023]另外，各图是示意性的图，被适当简化。另外，在图间，各结构要素的尺寸比未必严格一致。关于后述的其他图，也是同样的。
[0024]如图1所示，本实施方式的半导体装置1具备沟槽栅极型的MOSFET(Metal－Oxide－Semiconductor Field－Effect Transistor：金属氧化物半导体场效应晶体管)。在半导体装置1中，设置有漏极电极10(第一电极)、半导体部分20、源极电极40(第二电极)、栅极电极50(第三电极)和栅极绝缘膜60(绝缘膜)。
[0025]以下，在本说明书中，为了便于说明，采用XYZ正交坐标系。将连接漏极电极10和源极电极40的方向设为“Z方向”，将栅极电极50延伸的方向设为“Y方向”，将与Z方向及Y方向正交的方向设为“X方向”。另外，将Z方向中从漏极电极10朝向源极电极40的方向称为“上”，
将其相反方向称为“下”，但该表现也是为了方便，与重力的方向无关。
[0026]漏极电极10以及源极电极40是沿着XY平面扩展的板状。半导体部分20配置在漏极电极10上。源极电极40配置在半导体部分20上。栅极电极50配置在半导体部分20的内部。栅极电极50设置有多个，沿X方向排列。各栅极电极50沿Y方向延伸。各栅极电极50与设置在半导体部分20上的栅极焊盘(未图示)连接，从外部被施加电压。栅极绝缘膜60配置在栅极电极50与半导体部分20之间，使栅极电极50与半导体部分20绝缘。
[0027]半导体部分20包含碳化硅(SiC)，例如由碳化硅的单晶构成。在半导体部分20中，被局部地导入成为施主或受主的杂质，各部分的导电型被设为n型或p型。成为施主的杂质例如是氮(N)，成为受主的杂质例如是铝(Al)。栅极绝缘膜60包含氧化硅(SiO)。另外，在本说明书中，将使半导体部分20成为第一导电型的杂质也称为“第一导电型杂质”，将使半导体部分20成为第二导电型的杂质也称为“第二导电型杂质”。例如，在第一导电型为n型的情况下，第一导电型杂质是成为施主的杂质，例如是氮。在第二导电型为p型的情况下，第二导电型杂质是成为受主的杂质，例如是铝。
[0028]在半导体部分20中，设置有漏极层21本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，具备：第一电极；第一导电型的第一半导体层，设置在所述第一电极上；第二导电型的第二导电型柱，设置在所述第一半导体层上；第一导电型柱，设置在所述第一半导体层上，具有低浓度层和高浓度层，该低浓度层为第一导电型且该低浓度层的杂质浓度的平均值低于所述第二导电型柱的杂质浓度的平均值，该高浓度层为第一导电型且该高浓度层的杂质浓度的平均值高于所述第二导电型柱的杂质浓度的平均值；第二导电型的第二半导体层，设置在所述第一导电型柱上；第一导电型的第三半导体层，设置在所述第二半导体层上；第二电极，与所述第二导电型柱及所述第三半导体层连接；第三电极；以及绝缘膜，配置在所述第二半导体层与所述第三电极之间。2.根据权利要求1所述的半导体装置，其中，所述第一半导体层、所述第二半导体层、所述第三半导体层、所述低浓度层、所述高浓度层以及所述第二导电型柱包含碳化硅。3.根据权利要求1或2所述的半导体装置，其中，所述低浓度层的杂质浓度的最大值与最小值之差小于所述高浓度层的杂质浓度的最大值与最小值之差。4.根据权利要求3所述的半导体装置，其中，所述第二导电型柱的杂质浓度的最大值与最小值之差大于所述低浓度层的杂质浓度的最大值与最小值之差，且小于所述高浓度层的杂质浓度的最大值与最小值之差。5.根据权利要求1或2所述的半导体装置，其中，所述低浓度层及所述高浓度层分别设置有多个，且沿着从所述第一电极朝向所述第二电极的第一方向交替排列。6.根据权利要求5所述的半导体装置，其中，所述第二导电型柱具有沿着所述第一方向排列的多个第二导电型层，各所述第二导电型层对应于由沿着所述第一方向相邻的一个所述低浓度层及一个所述高浓度层构成的组，在各所述第二导电型层中，沿着所述第一方向的杂质浓度分布具有一个峰值，在各所述高浓度层中，沿着所述第一方向的杂质浓度...

【专利技术属性】
技术研发人员：水上诚，铃木拓马，朝羽俊介，
申请(专利权)人：东芝电子元件及存储装置株式会社，
类型：发明
国别省市：